2 nmソース・ドレイン間隔FET：高性能矩形ゲートU字チャネル設計

概要

ソース・ドレイン（S/D）コンタクト間の極限的微細距離に対応した、新規高性能矩形ゲートU字チャネルFET（RGUC FET）を提案します。RGUC FETは、S/Dコンタクト間距離が2 nmまで縮小されても、ほぼ理想的なサブスレッショルド特性を維持します。他のリセスチャネルやU字チャネルベースのFETとは異なり、ゲートコンタクトをリセス領域内に形成する必要がなく、U字チャネル両側の垂直部分間の絶縁用スペーサー層のみに形成すれば済みます。この構造的利点により、S/Dコンタクト間の極限的微細距離を実現する高集積IC製造への適用が可能です。RGUC FETの電気特性を、S/Dコンタクト間水平距離、S/D領域の延長高さ、ゲート酸化膜の厚さと材料などの設計パラメータの影響を調べることで詳細に検討しました。電気特性は量子シミュレーションで検証済みです。他の非平面チャネルマルチゲートFETと比較しても、本提案のRGUC FETはより高い集積度に適しています。

はじめに

ナノスケール集積回路（IC）で最も有望なデバイスの一つであるジャンクションレスFET（JL FET）は、従来のジャンクション型MOSFETと比較して優れた電気特性を示し、製造がシンプルであることから近年深く研究されています[1-4]。ゲート電圧上昇によりチャネルに蓄積層が形成されオン電流が増大します[5]。マルチゲート（MG）FETの導入により、ゲート電圧からのソース・ドレイン電流制御性が強化され、サブスレッショルド特性が大幅に改善されました。JL MG FETも長年広く研究されてきました[6-8]。垂直チャネルゲート・オールアラウンドMOSFETは数nm半径でほぼ理想的なI-V性能を示しますが、垂直チャネルのためソース・ドレインコンタクトを同一層に形成できず、平面技術とのレイアウト互換性がありません。半導体製造がチャネル長10 nm未満への微細化を迫られる中、MG FETも再び短チャネル効果に直面しています[9-11]。これを克服するため、リセスチャネルMOSFETが近年ホットトピックとなっています[12-16]。リセスチャネルMOSFETのモデリングとシミュレーションも包括的に実施されています[17-20]。リセスチャネルMOSFETは、ソース・ドレインコンタクト下の平面垂直チャネル部と水平平面チャネル部を両方持ち、従来の水平チャネルのみのMOSFETと比較して実効チャネル長を延長します。同一S/Dコンタクト間距離のデバイスでは、平面チャネルMOSFETより短チャネル効果に強いですが、実験データではサブ100 nm実効チャネル長で理想的なサブスレッショルドスイングは実現できていません。チャネル長は延長されても、ゲート制御性がMG FETほど強化されないためです。ここで、集積度を記述する新たな幾何学的キーパラメータを定義する方が良いことに注意すべきです。チャネル長ではなく、ソース・ドレインコンタクト間距離の方がより現実的で効果的です。ナノスケールデバイス設計の最終目標は、与えられた限られたチップ面積で最高性能を実現することであり、実際のデバイスサイズはチャネル幅とS/Dコンタクト間距離に関連するからです。MG FETとリセスチャネルMOSFETの利点を両立させるため、先行研究でサドル型ゲートFET（U字チャネル）[21-23]を提案し、リセスチャネルの水平チャネル部へのゲート制御を平面シングルゲートから3Dトリプルゲートへ昇格させました。その後、この3Dトリプルゲート機能を水平チャネル部のみでなく両垂直チャネル部にも拡張し、リセスチャネルを3D U字チューブチャネルへ昇格させたHゲートU字チャネルFET（HGUC FET）を提案しました[24]。前述の通り、ナノスケールデバイス設計の最終目標は、最適化を通じて限られたチップ面積で最高性能を実現することです。最適化された高性能デバイスを実現するには、ゲート構造と対応するチャネル構造の両方をよく考慮・設計する必要があります。また製造複雑性も十分考慮すべきです。リセスチャネルデバイス、先行提案のサドルFET、HGUC FETには共通点があり、リセス領域内にゲート酸化膜/ゲート/ゲート酸化膜のサンドイッチ構造を適切に形成する必要があります。この構造的特徴が更なる集積化促進を制限しています。リセス領域内の構造的特徴を簡素化しつつ、U字チャネルの垂直チャネル部と水平チャネル部へのゲート制御能力を維持することが、集積化促進の良いアプローチと思われます。これらのデバイス特徴と機能を実現するため、本論文では極限的微細S/Dコンタクト間距離向けの新規矩形ゲートU字チャネルFET（RGUC FET）を提案します。U字チャネルによりS/Dコンタクト間距離を増やさずに実効チャネル長を延長できます。他のU字チャネルFETと比較して、RGUC FETはU字チャネルのリセス領域内部構造がよりシンプルであり、リセス領域内部の製造を簡素化し、より小さいS/Dコンタクト間距離（高集積化）を実現できます。提案構造はゲート制御性が向上し、逆方向リーク電流が小さく、より高いI_ON/I_OFF比を伴います。S/Dコンタクト間距離を2 nm未満までスケールダウン可能です。全電気特性は量子シミュレーションで解析しました。

手法

図1aにRGUC FETの3D概略図、図1b-dに図1aの平面A、B、C、Dで切断したプロファイルを示します。Wはシリコンボディ幅、t_bはシリコンボディ厚、h_inはリセス領域内スペーサーの内部高さ、h_exはS/D領域の延長高さ、t_oxはシリコンボディ周りのゲート酸化膜厚、t_spはU字チャネルのリセス領域に堆積した絶縁スペーサー層の厚さ（S/Dコンタクト間距離に等しい）です。

シリコンボディ厚が6 nm未満であるため、古典シミュレーションではなく量子シミュレーションを採用し、より精密な結果を得ました。全シミュレーションはSILVACO Atlas 3DデバイスシミュレータのTCADを用い、濃度依存移動度モデル、濃度依存ショックリー・リード・ホールモデル、オーゲ再結合モデル、バンドギャップ狭小化モデル、標準バンド間トンネリングモデル、ボーム量子ポテンシャルモデル[25]を使用しました。シミュレーションパラメータは表1にまとめています。2つの垂直ボディ部は実際には4面を持つ立方体で、上面はソースまたはドレイン領域で覆われ、底面は両方とも水平ボディ部に接続されています。垂直ボディ部の外側3面はゲート酸化膜と矩形ゲートコンタクトで囲まれ、内側の1面はリセス領域内の内部スペーサーに接続されます。水平ボディの4面はすべてゲート酸化膜と矩形ゲートコンタクトで囲まれます。以上の構造的特徴から、矩形ゲートが水平ボディと2つの垂直部分の両方に強い電界効果制御能力を持つことが推測されます。また、内部スペーサーがシリコン内のソース・ドレイン間最短経路距離を延長し、平面チャネル特性を持つマルチゲートデバイスで避けられない短チャネル効果を排除できます。他の3Dチャネルデバイス[21-24]と比較して、提案構造はリセス領域内にゲート形成を必要としないため、リセス領域内部構造の複雑さが大幅に低減されます。

結果と考察

ボーム量子ポテンシャル（BQP）モデルは、量子力学のボーム解釈から導かれる補助方程式を用いて位置依存ポテンシャルエネルギー項を計算します。このモデルは純粋な物理学から導かれ、多様なデバイスクラスや材料の量子振る舞いを良好に近似できます。量子閉じ込め効果がI-V特性を含むデバイス性能に及ぼす影響を良好な近似で計算できます。先行研究では、酸化膜厚0.5 nm以上ではゲートリーク電流は無視できることが示されています[7, 26]。

図2aは、異なるh_inでのRGUC FETのI_DS-V_GS特性を対数・線形スケールで比較したものです。図2bは、異なるh_inでのサブスレッショルドスイング（SS）とI_ON/I_OFF比の比較です。h_inの増加に伴い、ソースからドレインへの垂直チャネル経路が連続的に延長され、最短実効チャネル長が漸増し、短チャネル効果が徐々に弱まり最終的に排除されます。h_inが10 nmに達すると、SSはほぼ理想値の65 mV/decを実現できます。h_inが2から10 nmに増加すると、SSの継続的低下によりI_ON/I_OFF比も約35倍向上します。延長されたh_inにより、ソースからドレインへの最短経路距離が6から22 nmに増加し、これは2h_in + t_spに等しく、提案構造の実効チャネル長に相当します。図2c、dは、h_in 2 nmと10 nmのデバイスのオフ状態におけるシリコンボディ内の2次元電子濃度分布を示します。2 nmの場合、水平ボディ領域の最高電子濃度は約10¹² cm⁻³で、S/Dコンタクトと水平ボディ領域の距離が非常に短いため、S/Dバイアスが水平ボディ領域の電子分布に深刻な影響を与えます。解決策は垂直チャネルを延長し、S/Dを水平ボディ領域から遠ざけることです。10 nmの場合（図2d）、水平ボディ領域の最高電子濃度が10⁹ cm⁻³まで低下し、オフ状態でより理想的な完全空乏領域が形成され、リーク電流が大幅に低減されます。

図3aは、異なるt_spでのI_DS-V_GS特性比較（対数・線形スケール）です。図3bは、異なるt_spでのSSとI_ON/I_OFF比の比較です。t_spの減少に伴い、S/Dコンタクト間距離も連続的に減少します。リーク電流は主にバンド間トンネリング電流によって誘起されます。トンネリング確率はバンド曲がりに比例し、これは特定点での電場強度と等価です。総トンネリング電流はボディ領域の各点で生成されるトンネリング電流の総和です。

図3cと図2dは、t_sp 2 nmと0.5 nmのデバイスのオフ状態におけるシリコンボディ内の2次元電場分布を示します。スペーサー厚が大きいか、ドレイン・ソース電圧（V_DS）バイアスが小さい場合、リセス領域内スペーサー界面での電場強度は十分強くなく、大量のリーク電流を生じません。最強電場強度はゲート酸化膜と垂直ボディ部の界面近くに現れ、これはV_GDで決まります。しかし、S/D距離が1 nm未満（ゲート酸化膜厚未満）まで減少すると、最強電場強度がリセス領域内スペーサーと2つの垂直ボディ部の界面近くに現れます。t_spが1 nm未満の場合、大きなV_DS（例：0.5 V）ではリーク電流がゲートバイアスにほぼ依存せず、主にV_DSで決まります。h_in = 10 nmの場合、SSはt_spが2 nm未満になるまでほぼ理想値の65 mV/decを維持し、t_spにほぼ依存しません。I_ON/I_OFF比はt_sp = 2 nmまで10⁸を維持しますが、t_spが2 nm未満になると、リセス領域内スペーサーと垂直ボディ部界面近くに出現する強い電場によるリーク電流増大で著しく劣化します。0.5 nm t_spの場合、ボディ領域内の電場強度が包括的に増強されます。図3eは0.5 nm t_spデバイスのオフ状態における2次元電子濃度分布です。図2dと比較すると、水平ボディ領域の電子濃度が10⁹から10¹⁰ cm⁻³に拡大していることが明確です。また、0.5 nmスペーサー厚は単分子層に近いため、スペーサー層の絶縁特性が一部損なわれる可能性があります。以上の理由から、高集積・低リーク・低消費電力設計ではt_sp = 2 nmが推奨されます。

図4は、最適化構造を持つ提案RGUC FETのI_DS-V_DS特性を、異なるV_GS値で示したものです。SSは約63 mV/dec、I_ON/I_OFFは10⁹〜10¹⁰です。飽和電流はV_GS増加に伴い増大します。

結論

本論文では、高集積・高性能な新規RGUC FETを提案しました。低サブスレッショルドスイングと高いI_ON/I_OFF比を示します。S/Dコンタクト間距離を2 nmまで縮小しても、SS、逆方向リーク電流、I_ON/I_OFF比などほぼ理想的な特性を維持します。全電気特性は量子モデルでシミュレーションし、より精密な結果を確保しています。