低抵抗金オーミック接触を実現した高性能SnSeナノフレーク電界効果トランジスタ

要旨

修正ブリッジマン法により920°Cで二重封入石英アンプル内で育成したp型酸化スズ単結晶（SnSe）を報告する。X線粉末回折（XRD）とエネルギー分散型X線分光（EDX）測定により、育成SnSeが単結晶SnSe単相であることが明確に確認された。バルク単結晶から剥離した多層SnSeナノフレークの電気伝導を、SiO₂/Si基板上のバックゲート型電界効果トランジスタ（FET）構造で、Au接点とTi接点を用いて評価した。多層SnSeナノフレークは、SnSeナノフレーク表面のSn空孔に起因するp型半導体特性を示した。さらに、70-90 nm厚のSnSeナノフレークFETで強いキャリアスクリーニング効果が観察された。また、Ti/AuとAuの二種類の金属接点を用いて、多層SnSeナノフレークベースFETへの金属接点の影響についても議論した。

背景

遷移金属カルコゲナイドは多様な光学バンドギャップを提供し、赤外オプトエレクトロニクスデバイス、放射線検出器、太陽電池、メモリデバイス、ホログラム記録デバイス[3-8]など様々な光・オプトエレクトロニクス応用に適している[1]。これらの材料の薄膜（PbTe、PbSe、Bi₂Se₃など[2]）が注目されている。スズ単・二セレニド（SnSe、SnSe₂）は高い吸収係数を持つためオプトエレクトロニクス応用に有利であり[6]、熱電応用にも有望視されている[9-24]。酸化スズ（SnSe）は間接遷移バンドギャップ約0.9 eV、直接遷移約1.2 eVのp型半導体であるのに対し、二酸化スズ（SnSe₂）はn型半導体である[6]。SnSeの結晶構造は斜方晶系で、単位格子定数はa=11.496 Å、b=4.151 Å、c=4.444 Å；この斜方晶構造はSnSe₂の融点より低い高温で正方晶構造に転移する[25]。

近年、共通バックゲートを用いた大面積FETなど、スズ系二元カルコゲナイド・ジカルコゲナイド電気デバイスが広く研究されている。特にSnジカルコゲナイドベースFETの特性評価で大きな進展があった[26,27]。2016年、Peiらはポリマー電解質トップキャップ層を用いた数層SnSe₂ FETで、オン/オフ比~10⁴を報告[27]。Guoらも厚さ~8.6 nmの高移動度数層SnSe₂ FETを報告[28]。先行研究では、薄膜かつ低キャリア濃度のSnSe膜がSnSe₂ FETの高移動度とオン/オフ比をもたらすことが確認された。これらのSnSe₂活用の努力にもかかわらず、単結晶から剥離して作製したSnSe FETの電気的特性評価は報告されていない。単結晶SnSeは~7835 cm²/V sの高キャリア移動度を示すと期待される[29]ため、SnSeナノフレークなどスズカルコゲナイドの電気伝導特性を評価するには、少層および多層SnSe₂フレークの詳細な電気伝導特性評価が必要である。

本研究では、修正ブリッジマン法で育成した単結晶SnSeを特性評価した。バルク単結晶から剥離した多層SnSeナノフレークFETの電気伝導を、SiO₂/Si基板上のバックゲートFET構造で初めて特性評価した。さらに、接点金属の仕事関数が金属-SnSeナノフレーク界面のショットキー障壁での正孔伝導を決定するため、Ti/AuとAuの二種類の接点を用いて金属接点の影響も調べた。

実験方法

SnSeは室温で層状斜方晶構造を持つ[24]。Fig.1a-cにSnSe結晶構造のa、b、c軸方向からの透視図を示す。Fig.1cに示す通り、SnSeスラブは二原子層で溝状になっており、結晶の容易な劈開は(100)面（Fig.1b）に沿って起こる。単結晶SnSeは、先行研究[24,30]に従い修正ブリッジマン法で育成した。化学量論比のSn（99.999%ショット、Alfa Aesar）とSe（99.999%粉末、Alfa Aesar）を二重封入石英アンプル内でまずインゴット（~20 g）になるまで溶融した。原料を500°Cまで徐々に加熱し10時間保持、さらに920°Cで10時間保持後、炉を停止。得られたインゴットを粉砕し円錐形石英管に充填、排気・溶封した。この充填済み円錐形石英管をより大きな石英管に入れ、外管にアルゴンガスを充填して爆発と酸化を防ぎ、溶封した。充填済み石英アンプルを垂直管状炉の温度勾配が最大となる位置に配置。垂直管状炉を970°Cまで20時間かけて徐々に加熱、10時間保持、その後0.5°C/hで830°Cまで冷却。830°Cでさらに24時間保持後、100°C/hで500°Cまで冷却し炉を停止した。

a-c SnSe結晶のa、b、c軸方向からの結晶構造。d 育成単結晶SnSeの写真。e a軸（100）面に沿って劈開したSnSe結晶の写真。SnSe単結晶の劈開面（100）の上面図（dの右画像）。

結果と考察

直径30 mm、長さ70 mmの円錐形SnSe結晶が得られ（Fig.1d-e）、石英アンプルからの取り出し時に生じた亀裂により二つに分割された（Fig.1d）。育成SnSe結晶の品質を粉末X線回折計（XRD、New D8-Advance、Bruker-AXS、ドイツ、Cu Kα、λ=1.5406 Å）で確認した。Fig.2aに斜方晶SnSeの粉末回折ファイル（PDF）48-1224のパターンと、SnSe結晶の劈開面(100)に垂直な結晶学的a軸のパターンを示す。Fig.2aの通り、単結晶SnSeのXRDパターンは空間群Pnma[31]の単相斜方晶を強く示唆し、(h00)反射の強い優先配向を示し、先行報告[32]とよく一致する。主要ピークは(400)と(800)で、2θ=31.081°と64.818°に観測された（Fig.2a）[33]。Fig.2bのEDXではSn:Se原子比1:1が示され、SnとSeの化学量論比が確認された（Fig.2bインセット）。Fig.2bインセットには、デバイス厚90 nmのSnSeナノフレークFETのSEM像とEDXマッピングも示す。この結果は先行報告[24,33]とよく一致する。また、単結晶SnSeの電気伝導度（Fig.2bインセット）を従来の四端子法で30-300 Kの温度範囲で測定した。Fig.2cに三つの異なる結晶学的方向に沿ったSnSe単結晶の温度依存電気伝導度を示す。異なる軸方向での正孔移動度の違いにより、類似の温度依存挙動と異方性挙動を示す。Fig.2cの通り、300 Kでのb軸およびc軸方向の電気伝導度は~6.00 S cm⁻¹で、a軸方向（~2.7 S cm⁻¹）の約2.2倍であった。この結果は単結晶SnSeの先行結果[24]とよく一致する。Fig.2cでは、半導体領域（30-100 K）と金属領域（>100-300 K）での温度依存電気伝導度を示す。100 K以上では育成SnSe結晶が金属的伝導挙動を示し、先行観察[24]と一致する。

a SnSe単結晶のXRDパターン、明確な(h00)回折を示す。b SnSe単結晶のEDXスペクトル。インセットにSnとSeの原子比詳細。インセットにデバイス厚90 nmのSnSeナノフレークFETのSEM像とEDXマッピング。c SnSe単結晶の温度依存電気伝導度（30-300 K、四端子法測定）。

SnSe FETデバイスは以下のように作製した。まず、単結晶SnSeからよく知られたスコッチテープ法で(100)面に沿って容易に劈開したSnSeナノフレークを、300 nm厚SiO₂/p⁺⁺ Si基板上に機械的剥離で転写した（Fig.1e）[26,27,34]。調製した個々のSnSeナノフレークFETの電気伝導測定を室温でバックゲートFET構成で実施した。Fig.3aに大面積バックゲートを備えたSnSeナノフレークベースFETデバイスの概略図を示す。本研究では、SiO₂/Si基板上に70 nm厚と90 nm厚の二つのSnSeナノフレークを調製した。SnSe FETは標準的な電子ビームリソグラフィ法に続き、Au（厚100 nm）とTi/Au（厚10/100 nm）の二種類の金属化をオーミック接点として行った。金属化前に緩衝酸化物エッチング（BOE）を行い、ナノフレーク表面のポリマーと酸化物残留物を除去した。Fig.3bにデバイス厚90 nmのSnSeナノフレークFETの光学像を示す。SnSeナノフレークの厚さは原子間力顕微鏡（AFM）で室温測定した（Fig.3c-d）。Fig.3bとFig.2bインセットの通り、作製した90 nm厚SnSe FETはチャネル長（L）5 μm、幅（W）4.71 μm、70 nm厚SnSe FETではL=5 μm、W=6 μmであった。すべての電流-電圧（I-V）特性は、室温で電気的にシールドされたプローブステーション上で半導体パラメータアナライザ（HP 4155C、Agilent Technologies、USA）を用いて測定した。Fig.4aに、90 nm厚SnSeナノフレークのドレイン電流（I_d）をゲート電圧（V_g）の関数として、ソース-ドレイン電圧（V_ds）=-30, 0, 30 Vで室温測定した結果を示す。明確なp型半導体挙動が観測され、これは主に先行報告[15,16,22,24,35-39]の通りSn空孔に起因する。Fig.4aの結果は、高仕事関数の金属AuがSnSeナノフレーク上に弱いオーミック接点を形成し、SnSeナノフレークの伝導帯に対するショットキー障壁が低いことを示唆する。異なる金属の仕事関数についての詳細な議論は後で行う。Fig.4bにV_g=-40〜40 Vを10 Vステップで変化させたI_d vs. V_dsを示す。Fig.4bから正孔移動度（μ_p）は~2.7 cm²/V sと決定された。これはμ_p = t_m [L / (W C_ox V_ds)]から求めた。ここでt_mはトランスコンダクタンス（=dI_d/dV_g = 2.89×10⁻⁸ A/V）、Lは長さ（~5.1 μm）、Wは幅（~4.75 μm）、V_dsはドレイン-ソース電圧（~1 V）、C_ox（=ε_r ε_0/d = 11.5 nF/cm²）はε_r（誘電率）3.9、d（酸化膜厚）300 nmのバックゲートSnSeナノフレークFETの単位面積あたり容量。機械的剥離SnSeナノフレークFETの評価された正孔移動度は、MgO基板上にSeリッチターゲットでパルスレーザー堆積法で作製したエピタキシャルSnSe薄膜（~60 cm²/V s）[40]よりはるかに小さい。しかし、単結晶SnSeナノプレート（~1.5 cm²/V s）[33]の約1.8倍大きい。この比較的低い正孔移動度は、SnSe表面のSn空孔による強いフォノン散乱[18,36,41,42]と、Au金属-SnSeナノフレーク界面の比較的高いショットキー障壁に起因すると考えられる。

a SiO₂/p⁺⁺ Si基板上の機械的剥離SnSeナノフレークFETの概略図。b 電気伝導測定に用いた作製済みSnSeナノフレークFETの光学像。c SiO₂/Si基板上のSnSeナノフレークAFM像。d SnSeナノフレークのAFM高さプロファイル、厚さ推定とFET作製用。

a 90 nm厚SnSeナノフレークFETのドレイン電流（I_d）対印加ソース-ドレイン電圧（V_ds）、ゲート電圧（V_g）=-30, 0, 30 V、室温。b V_g=-40〜40 Vを10 Vステップで変化させたI_d vs. V_ds。インセットはV_ds=0.8および1.0 VでのI_d vs. V_g、室温測定。c ゲートバイアスなし（V_g=0）でのAuとTi接点を持つSnSeナノフレークFETのI_d vs. V_ds。インセットはSnSeナノフレークのAFMスキャン像。d p型SnSe半導体上のAuとTi二金属のエネルギーバンド図概略。

さらに、I_d vs. V_ds曲線の空乏領域での弱いゲート調制（Fig.4c）と、Au金属接点を持つp-SnSeナノフレークFETでの低い電流オン/オフ比（~2、V_ds=1 V、Fig.4cインセット）を観察した。類似の挙動は、類似厚さの他の二次元（2D）半導体材料でも報告されている：SnS FET（厚さ~50-80 nm）[43]、~15.8 nm厚SnSeナノプレート[33]、~80 nm厚MoS₂[44]、~84 nm厚SnSe₂[26]。これらの挙動は、FETデバイス厚さがスクリーニング長（√(ε K_B T / e² p)）より大きい場合に表面導電層の存在による有限キャリアスクリーニング長効果で説明できる。ここでε、K_B、pは半導体の誘電率、ボルツマン定数、正孔キャリア密度である[43]。

金属接点は2D FETデバイスの特性を重要に決定する[45]。SnSeへの金属仕事関数の影響を調べるため、Au（仕事関数~5.1 eV）とTi（仕事関数~4.3 eV）をSnSeナノフレークの金属接点として検討した。Fig.4cにゲート変調なし（V_g=0）でのSnSeナノフレークFETのAuとTi接点における典型的なI_d vs. V_ds曲線を示す。Ti接点の全抵抗（~15.4 MΩ）がAu（~0.56 MΩ）より高く、金属-SnSe界面のショットキー障壁がTiで高いことを示す。この挙動はTi接点を持つすべてのSnSe FETで観察される。Fig.4dの通り、金属仕事関数が減少するにつれ正孔のショットキー障壁高さが増大する。したがって、Pd、Au、Ptなど仕事関数の大きな金属は、正孔注入に対するショットキー障壁が低いため、p-SnSeナノフレークFETのオーミック接点として適している。接触抵抗をさらに多くの金属で測定し、SnSeナノフレークへの適性を判断する必要がある。この課題は現在、伝達長法を用いて取り組み中である。

結論

要約すると、多層SnSeナノフレークを育成・剥離・特性評価し、SiO₂/Si基板上のバックゲートFET構造でSnSe FETチャネルとして用いた。電気伝導測定により、Au金属接点を持つ多層SnSeナノフレークが、比較的低いショットキー障壁と低接触抵抗でp型半導体特性を示すことを実証した。さらに、本研究が単結晶から剥離したSnSeナノフレークベースFETを報告した最初の研究であることを強調し、我々のSnSeナノフレークFETが2D電気デバイスだけでなく、将来の熱電発電を含むエネルギー収集応用にも非常に有望であると確信している。