拡張デュアルゲートと部分P埋め込み層による超低オン抵抗LDMOS

概要

特定オン抵抗（R_on,sp）8.5 mΩ·mm²、ブレークダウン電圧（BV）43 Vを達成したラテラルダブルディフューズドMOS（LDMOS）トランジスタを提案します。本デバイスは、Pウェル下の高濃度N埋め込み層による拡張デュアルゲート構造と、Nドリフト領域下に戦略的に設計された部分P埋め込み層を組み込みます。これらの革新によりチャネル抵抗（R_c）を低減し、垂直電界ピークを緩和することで、従来設計比37%のオン抵抗改善を実現しました。解析的オン抵抗モデルと詳細シミュレーションデータがR_on,spとBVのトレードオフを確認し、ドーピング濃度と層形状の最適化を導きます。

背景

現代のアナログパワーICは、低オン抵抗と高ブレークダウン電圧の両立をトランジスタに要求します。LDMOSデバイスでは、ドリフト領域が伝統的に抵抗-電圧トレードオフを支配してきました[1-20]。先行研究では超浅トレンチ分離（USTI）LDMOSを導入し[21]、深さとコーナー角度を最適化して優れた性能を達成しました。しかし、低電圧領域ではチャネル抵抗がR_on,spへの寄与が大きくなり、ドリフト領域とチャネル領域の両方を標的とする新設計戦略が必要とされています。

手法

拡張デュアルゲートと部分P埋め込み層を備えたLDMOSを開発しました。デバイス物理はIMPACT.I、BGN、CONMOB、FLDMOB、SRH、SRFMOBシミュレーションパッケージでモデル化。解析的オン抵抗フレームワークを導出し、ドリフト抵抗とチャネル抵抗の寄与を分解し、N埋め込み層と部分P埋め込み層の系統的最適化により最小R_on,spと最大BVを導きました。

結果と考察

図1aに提案デバイスの断面図を示し、デュアルゲート構造（トレンチゲート+N埋め込み層）とドリフト領域下の部分P埋め込み層を強調。N埋め込み層がPウェル下に低抵抗経路を供給しR_cを大幅低減、部分P埋め込み層が空乏層を延長しピーク電界を抑制してBVを向上させます。主要寸法パラメータを表1にまとめました。

図1bに等価オン抵抗モデルを示します。総オン抵抗はドリフト抵抗（R_d）とチャネル抵抗（R_c）の直列和です。チャネルでは表面ゲートとトレンチゲート経路が並列で、R_c = (R_chs + R_acc)∥(R_cht + R_nb)となります。高濃度N埋め込み層によるR_nb低減が、他性能指標に影響せずR_cを直接低減します。ドリフト抵抗は部分P埋め込み層の導入で最小化し、先行研究で実証したRESURF効果を活用しました。

図2は、シングルゲートとデュアルゲート構成でのN埋め込み層ドーピング濃度（N_nb）に対するR_c依存性を示します。N_nb = 5.5×10¹⁶ cm⁻³でデュアルゲート構造が34%のR_c低減を達成。更なるドーピング増加ではパンチスルー発生（≈1.05×10¹⁷ cm⁻³）までR_cが連続増加。解析モデルはシミュレーションとよく一致し、設計最適化への有用性を検証しました。

図3aは、様々なPウェルドーピングレベル（N_pwell）でのN_nbがBVに及ぼす影響を探ります。BVは低N_nbで安定ですが、パンチスルー開始時に低下。閾値電圧とブレークダウン性能のバランスからN_pwell = 2×10¹⁷ cm⁻³を選択。図3bのブレークダウン時電流密度プロファイルで、選択パラメータでのパンチスルー不在を確認。

ドリフト抵抗をさらに低減しつつ高BVを維持するため、Nドリフト領域下に部分P埋め込み層（ΔL_pb）を導入。図4aで、ΔL_pb = 0.1 µm、ドーピング1×10¹⁷ cm⁻³でピークBV 43 Vを達成。部分P埋め込み構成の等位線が基板深くまで延び、Nドリフト/P埋め込み界面でのピーク電界を低減（図4b）。この設計変更が垂直電界ストレスを緩和し電荷バランスを促進します。

電荷バランス解析（図5a）で、最適N_pb = 1×10¹⁷ cm⁻³とNドリフトドーピング5.5×10¹⁶ cm⁻³の組み合わせが目標BV > 40 V達成と低R_on,sp維持を両立することを示唆。図5bはSTI厚（T_sti）の影響を示し、0.3 µmでBV 43 V達成とポリフィールドプレートエッジ下の電界ピーク緩和を確認。

図6で提案LDMOSを既存バイポーラ-CMOS-DMOS（BCD）技術とベンチマーク。N埋め込み層とPウェル層で同一マスクセットを活用し、実証済みBCDプロセスフローと互換性を確保。先行LDMOS（13.3 mΩ·mm²）比37%低減の8.5 mΩ·mm²を達成しつつ43 V BVを供与します。

結論

高濃度N埋め込み層によるチャネル抵抗低減と、部分P埋め込み層によるブレークダウン電圧向上を同時に実現するLDMOSトランジスタを導入しました。結果として8.5 mΩ·mm²の特定オン抵抗と43 V BVを達成し、先行研究比37%改善を示しました。製造フローは既存BCDプロセスと完全互換であり、先進アナログパワーICへの即時統合が可能です。半導体寸法の更なる縮小に伴い、チャネル長短縮により本アーキテクチャの利点を維持しつつ更なるR_on,sp低減が期待されます。