強化されたデュアルゲートと部分的なP埋め込み層を備えた超低比オン抵抗横方向二重拡散金属酸化物半導体トランジスタ

背景

アナログパワーICのより複雑で高速なロジック機能に対する需要の高まりに伴い、横方向の二重拡散金属酸化物半導体トランジスタ（LDMOS）の性能を改善し、特に特定のオン抵抗を最小限に抑えることが重要です（ R _on、sp ）およびオフ状態のブレークダウン電圧（BV）を最大化する[1,2,3,4,5,6,7,8,9]。ほとんどの開発された技術は、 R のトレードオフを改善するためのドリフト領域の最適化に焦点を合わせています _on、sp 対LDMOSデバイスのBV [10、11、12、13、14、15、16、17、18、19、20]。以前の研究では、超シャロートレンチアイソレーション（USTI）を備えたLDMOSが提案されました[21]。 USTIの深さとコーナーエンジェルは、クラス最高のパフォーマンスを達成するために最適化されました。ただし、低電圧LDMOSの場合、ドリフト領域は R で支配を失っています。 _on、sp チャネル領域の寄与は無視できません。

メソッド

この作業では、強化されたデュアルゲートと部分的なP埋め込み層を備えた新しい超低比オン抵抗LDMOSを調査します。数値シミュレーションでは、物理モデルIMPACT.I、BGN、CONMOB、FLDMOB、SRH、およびSRFMOBが使用されます。ドリフト領域の抵抗とチャネル領域の抵抗の関係についての詳細な洞察を提供するために、オン抵抗分析モデルが提案されています。モデルに基づいて、N埋め込み層と部分P埋め込み層が最適化され、 R が低くなります。 _on、sp と高いBV。

結果と考察

図1aは、強化されたデュアルゲートおよび部分的なP埋め込み層を備えた超低比オン抵抗LDMOSの概略断面図を示しています。 LDMOSは、N埋め込み層と部分的なP埋め込み層を備えたデュアルゲートを備えており、 R の削減に貢献します。 _on、sp それぞれBVを強化します。チャネル領域では、強化されたデュアルゲートはトレンチゲートと高濃度にドープされたN埋め込み層によって形成されます。従来のデュアルゲート構造と比較して、N埋め込み層は、オン状態のPウェルの下に低いオン抵抗伝導経路を提供することにより、チャネル領域の抵抗を大幅に低減します。ドリフト領域では、ドーピング濃度の高い部分的なP埋め込み層が、Nドリフト領域の下に導入され、低い R を維持しながらBVを向上させます。 _on、sp 。部分的なP埋め込み層は、ドリフト領域の電荷バランスを崩すことなく、オフ状態の垂直電界を低減するのに役立ちます。新しいデバイスのキーサイズを表1に示します。

a 強化されたデュアルゲートおよび部分的なP埋め込み層を備えた超低比オン抵抗LDMOSの概略断面図。 b 提案されたLDMOSの概略等価オン抵抗

図1bは、提案されたLDMOSの概略的な等価オン抵抗モデルを示しています。総オン抵抗は、ドリフト領域の抵抗（ R ）と見なされます。 _d ）およびチャネル領域の抵抗（ R _c ） シリーズで。チャネル領域では、表面チャネル伝導経路はトレンチチャネル伝導経路と平行です。したがって、 R _c （ R に等しい _chs + R _acc ）//（ R _cht + R _nb ）、ここで R _chs 、 R _acc 、 R _cht 、および R _nb は、それぞれ表面ゲートチャネル、蓄積領域、トレンチゲートチャネル、およびN埋め込み層の抵抗です。提案されたオン抵抗モデルに基づいて、 R の削減 _c R を減らすことで達成できます _nb 他の抵抗は主にプロセス技術、動作電圧、およびしきい値電圧によって決定されるため、他の性能に影響を与えることはありません。 R _d 以前の作業で表面フィールドの削減（RESURF）効果を強化するために、Nドリフト領域の下にP埋め込み層を導入することにより、削減されました。この作業では、部分的なP埋め込み層を採用して、低い R を維持しながらBVを改善します。 _d 。

R の削減を目指す _c 、高ドーピング濃度のN-埋没層がPウェルの下に導入されます。図2は、数値および分析の R を示しています。 _c N埋め込み層のドーピング濃度の関数として（ N _nb ）シングルゲートとデュアルゲート付き。デュアルゲート構造が R の低減に役立つことが示されています _c シングルゲートと比較して。 N の場合 _nb = N _d =5.5×10 ¹⁶ cm ^-3 、 R _c 110mΩです。オン抵抗モデルによると、 R _nb R の主な貢献者です _c 。そして、 R _nb R を小さくするために減少させることが望ましい _c 。図2aに示すように、 R _c N で削減されます _nb 増加しています。 N の場合 _nb =1.35×10 ¹⁷ cm ^-3 、 R _c 85mΩに減少します。ただし、図2は、 N も示しています。 _nb パンチスルーの故障によって制限されます。トレンチゲートを追加したため、 R _c N で最初に34％減少します _nb = N _d =5.5×10 ¹⁶ cm ^-3 。 N として _nb 増加、 R _c 継続的に減少します。最適化された N _nb =1.05×10 ¹⁷ cm ^-3 、 R _c ついに45％減少しました。 N の場合 _nb > 1.05×10 ¹⁷ cm ^-3 、パンチスルーブレークダウンはPウェルで発生します。 R の分析結果 _on、sp 図2に示すように、提案されたモデルは数値シミュレーション結果との良好な適合を提供します。したがって、モデルは最適化設計を導くために信頼できます。

数値的および分析的 R _c N の関数として _nb シングルゲートとデュアルゲート（ Z =1 cm）。 N _d はNドリフト領域のドーピング濃度です

図3aは、 N の関数としての数値BVを示しています。 _nb Pウェルのドーピング濃度が異なる場合（ N _pwell ）。 N _nb R だけでなく効果もあります _c 、だけでなく、BV。特定の N に対して _pwell 、BVは小さい N で変化しません _nb 、その後、 N で減少します _nb 増加しています。 N の場合 _nb 1.2×10 ¹⁷ に増加します cm ^-3 、BVは N で低下し始めます _pwell =2×10 ¹⁷ cm ^-3 。 BVの低下は、図3bに示すように、Pウェル領域でのパンチスルー破壊に起因します。ドレイン電圧が上昇すると、Pウェルの空乏領域がソースまで広がります。空乏領域がN + / Pウェル接合部を攻撃すると、パンチスルーブレークダウンが発生します。大きな N の場合 _pwell 、枯渇は主にドリフト領域にまで及び、BVを低下させることなくパンチスルー破壊を回避します。高ドーピング濃度のPウェルは、パンチスルーブレークダウンを回避するのに役立ちますが、しきい値電圧が向上します。したがって、 N _pwell 2×10 ¹⁷ cm ^-3 しきい値電圧とBVと R の間のトレードオフを考慮して選択されます _on、sp 。

a N の関数としての数値BV _nb 異なる N _pwell 。 b N の電流密度プロファイル _nb =10.5×10 ¹⁶ cm ^-3 および14.5×10 ¹⁶ cm ^-3 N _pwell =2×10 ¹⁷ cm ^-3 故障時

低い R を達成するために _d そして、高BVの部分的なP埋没層がNドリフト領域の下に導入されます。図4aは、Δ L の関数としてのBVを示しています。 _pb 異なる N _pb 。特定の N に対して _pb 、Δ L として _pb 増加すると、BVが増加し、その後わずかに減少します。 Δ L の場合 _pb =0.1μm、 N _pb =1×10 ¹⁷ cm ^-3 、BVは最大値43 Vに達します。インサートは、 N の等電位コンタープロファイルを示しています。 _pb =1×10 ¹⁷ cm ^-3 。部分的なP埋没層構造の等高線は、完全なP埋没層と比較して基板まで伸びていることが示されています。図4bは、表面とP埋没/ Nドリフト接合界面での電界分布を示しています。最適化された従来のLDMOSの場合、ブレークダウンは通常、Nドリフト/ P埋め込みインターフェイスで発生します。提案されたLDMOSの場合、N-drift / P-subの接合部がN-drift / P-buriedの接合部に置き換わり、垂直電界を緩和して空乏領域を拡張します。これにより、低い Rを維持しながらBVが高くなります。 _d 。

a ΔLの関数としてのBV _pb 異なる N _pb 。インサートは、 N の等電位コンタープロファイルです。 _pb =1×10 ¹⁷ cm ^-3 。 b 表面およびP-埋め込み/ N-ドリフト接合界面での電界分布

高いBVを達成するには、Nドリフトと部分的なP埋め込み層の間の電荷バランスが必要です。図5aは、数値および分析BVと R を示しています。 _on、sp P-埋没物のドーピング濃度の関数として（ N _pb ）さまざまな N _d 。特定の N に対して _d 、BVは、さまざまな N で最大値を持ちます _pb 、および最大 BV N の減少とともに増加します _d 。ただし、 R _on、sp N として増やすことができます _d 減少します。 BV による 40 Vより高い必要がある、 N _d =5.5×10 ¹⁶ cm ^-3 および N _pb =1×10 ¹⁷ cm ^-3 が選択されます。図5bは、数値および分析のBVと R を示しています。 _on、sp STI層の厚さの関数として（ T _sti ）。 T _sti BVと R に強い影響を与えます _on、sp 、そしてそれは私たちの以前の仕事[21]と同様に注意深く設計され、最適化されるべきです。 T の場合 _sti <0.3μm、ポリフィールドプレートのエッジの下のブレークダウンポイントは、高い電界ピークを持っています。 T として _sti 増加すると、電界のピークが緩和され、 BV 増加します。 T の場合 _sti =0.3μm、43VのBVが得られます。 T の場合 _sti ≥0.3μmの場合、ポリフィールドプレートのエッジの下の電界ピークは十分に低く、その結果、ブレークダウンポイントはドレイン側の下のP / N接合に移動します。 T として _sti 増加すると、BVが増加し、その後飽和します。

a 数値（点線）および分析（実線）BVおよび R _on、sp N の関数として _pb さまざまな N _d 。 b 数値（点線）および分析（実線）BVおよび R _on、sp T の関数として _sti

図6は、既存のBipolar-CMOS-DMOS（BCD）テクノロジーと提案されたLDMOSのベンチマークを示しています。明らかに、提案されたLDMOSのプロセス技術は、LDMOSのクラス最高のパフォーマンスを達成した当社が開発したBCD技術と互換性があります。提案されたLDMOSの製造プロセスでは、N埋め込み層はPウェルと同じマスクを共有できます。提案されたLDMOSの場合、 R _on、sp は8.5mΩ・mm ² 一方、BV =43 Vは、以前の作業と比較して約37％削減されています。

既存のBCDテクノロジーと提案されたLDMOSのベンチマーク

結論

強化されたデュアルゲートと部分的なP埋め込み層を備えた新しい超低比オン抵抗LDMOSを提案し、この論文の数値シミュレーションによって調査した。ドーピング濃度の高いN埋め込み層を利用して、 R を低減しながらデュアルゲートを強化します。 _c 。 BV を強化するために、部分的なP埋め込み層がNドリフト領域の下に導入されます。 充電バランスを保ちながら。この作業でのLDMOSの製造プロセスは、前の作業で報告された既存のBCDテクノロジと互換性があります。結果は、 R が _on、sp 提案されたLDMOSの割合は、以前の作業と比較して、43 VのBVで37％減少します。半導体処理技術がナノメートルレベルに達すると、 R _on、sp チャネル長が減少するとさらに減少する可能性があります。

略語

BCD：

バイポーラ-C​​MOS-DMOS

BV：

絶縁破壊電圧

LDMOS：

横方向二重拡散金属酸化物半導体トランジスタ

RESURF：

表面フィールドを減らす

R _on、sp ：

特定のオン抵抗

USTI：

超シャロートレンチアイソレーション