ZrO₂シード層によるHf₀.₅Zr₀.₅O₂ FeFETのメモリウィンドウと耐久性の向上：高速パルス評価

要旨

金属/強誘電体/絶縁体/半導体（MFIS）ゲートスタックを持つHfO₂ベースの強誘電体電界効果トランジスタ（FeFET）は、高密度・高速不揮発性メモリの有力候補として台頭しています。保持特性は産業要求を満たすものの、メモリウィンドウ（MW）と耐久性は大規模展開の厳格な要件にはまだ達していません。本研究では、結晶性ZrO₂シード層がHf₀.₅Zr₀.₅O₂（HZO）FeFETのMW、保持、耐久性に及ぼす影響を、高速電圧パルス測定により検証しました。ZrO₂シード層を導入したHZO FeFETは、初期MW 1.4 V、10年外挿MW 0.9 Vを達成し、シード層なしデバイスと比較して耐久性が著しく向上（10⁴スイッチングサイクル超）しました。これらの知見は、直接的な結晶性高誘電率/Siゲートスタックが、HfO₂ベースFeFETの性能と信頼性をさらに高められることを確認しています。

背景

HfO₂系強誘電薄膜は、CMOSプロセスとの互換性と優れたスケーラビリティから、FeFETゲートスタックへの応用で大きな注目を集めています。多数のゲートスタックアーキテクチャの中でも、MFIS構造は現在のMOSデバイス設計と整合し、高誘電率メタルゲート（HKMG）技術と統合可能な点で特に魅力的です。したがって、MFIS FeFETは組み込み不揮発性メモリ、負容量FET、ニューロモルフィックデバイス、ロジックインメモリ回路などで検討されてきました[1-8]。

HKMGプロセスで作製された最先端MFIS FeFETは、高集積密度と高速書き込み速度を実証しています[9,10]。しかし、不揮発性メモリ応用には、大きなMWと強固な保持・耐久性が不可欠です[11-14]。HfO₂ベースFeFETは一般に信頼性の高い保持（10年外挿）を示します[15-17]が、耐久性は10⁴〜10⁷スイッチングサイクルの範囲にとどまります[17-23]。理論研究では、高誘電率絶縁体がMFISスタックの電界を低減し、バンド曲がりを緩和することでMWと耐久性を改善すると示唆されています[12,14]。実験的にも、超薄絶縁層の誘電率を高める（例：SiO₂をSiONに置換）ことで耐久性とMWが向上することが示されています[13]。先行研究では、結晶性ZrO₂層の挿入がHZO膜の結晶性を改善し、有害な単斜晶相を抑制し、DCスイープ測定で2.8 VのMWが得られることも報告されています[24]。

ここでは、結晶性ZrO₂シード層あり/なしのHZO FeFETについて、MW、保持、耐久性を高速正負電圧パルスで体系的に評価し、シード層が強誘電特性、電気的信頼性、全体的デバイス性能に与える影響を議論します。

実験方法

ZrO₂シード層あり/なしの両nチャネルFeFETを、文献[24]に詳述のゲートラストプロセスで作製しました。ZrO₂シード層とHZO層は、原子層堆積（ALD）法で300℃にて堆積。デバイス形状は図1aに示す通り、チャネル幅W=80 μm、長さL=7 μm。また、TaN/HZO/TaNおよびTaN/HZO/ZrO₂/TaNキャパシタも作製し、HZO膜の強誘電特性を評価しました。分極-電圧（P-V）ヒステリシスループはRadiant Technologies RT66A強誘電テスタで、FeFET特性はパルスジェネレータ（B1525A）搭載のAgilent B1500Aアナライザで測定しました[20]。

主に2つの試験シーケンスを用いました（図1b,c）。MWと保持の研究では、まずFeFETゲートにプログラム/イレース（P/E）パルスを印加し、その後さまざまな時間間隔でI_D-V_Gスイープ（V_D=0.1 V）による読み出しを行いました。閾値電圧V_THはドレイン電流10⁻⁷ A·W/Lで抽出[25]し、MWをプログラム状態とイレース状態のV_TH差として定義しました。耐久性は、所定回数の交互P/Eパルス後のMW変化で評価しました。

結果と考察

図2aにTaN/HZO/TaNおよびTaN/HZO/ZrO₂/TaNキャパシタのP-Vヒステリシスループを示します。結晶性ZrO₂シード層の導入により強誘電応答が著しく改善され、先行報告[26]と整合し、シード層がHZO膜の結晶性を高め、単斜晶相を抑制することを確認しました[24]。

FeFETでは、反時計回りのI_D-V_G特性から、MWが電荷トラップではなく強誘電分極反転に起因することが確認されました。ZrO₂シード層ありデバイスは1.4 VのMWを達成し、シード層なしデバイスの0.8 Vのほぼ1.8倍に達し、これまで報告された最高値と匹敵します[9,11,14,17,21-23,27]。

保持特性は、プログラム/イレースパルス後の室温でのV_TH経時変化で評価しました（図3）。両デバイスともV_THがlog(時間)に対してほぼ直線的傾向を示しました。10年外挿では、シード層ありデバイスで0.9 V、なしデバイスで0.6 VのMWが得られました。ZrO₂/SiO₂スタックの大きい等価酸化膜厚（CET：1.5 nm/2.6 nm）は脱分極電界を増大させるため、SiO₂層を薄くすることで更なる保持向上が期待されます。

図4は±7 V/100 ns交互P/Eサイクル下でのI_D-V_G曲線の変化を示します。シード層なしデバイスは初期サイクルから顕著なシフトと傾斜劣化を示し、特にイレース状態で傾斜損失が大きいです。対照的に、シード層ありデバイスはイレース状態でわずかな正方向シフト（ウェークアップ効果[13,28-32]に起因）のみを示し、プログラム状態では1×10³サイクルまでほぼシフトがありません。両状態とも傾斜劣化はわずかで、界面トラップ生成が抑制されていることを示唆します。

サブスレッショルドスイング変化から導出される界面トラップ密度（ΔN_it）を図5に示します。シード層なしデバイスではΔN_itが最初の数サイクルから急増し、イレース状態で特に高い値を示します。一方、シード層ありデバイスでは1×10³サイクルまでΔN_it変化はほぼなく、全サイクルで一貫して低い値を維持します。高誘電率シード層によるゲートスタック電界の低減が、バンド曲がりを抑制し界面トラップ生成を減らしています[12,14]。

ゲートリーク電流（I_G-V_G）にもシード層の影響が表れています（図6）。シード層なしデバイスは初期サイクルからリークが劇的に増大するのに対し、シード層ありデバイスは5×10²サイクルまでほぼ変化なく、全期間で低リークを維持します。界面トラップがリーク増大要因となるため、トラップ生成抑制が観測された安定性を説明します。

最後に、P/Eサイクル中のI_D-V_G曲線から抽出したV_TH変化（図7）から、シード層ありデバイスが一貫して大きなMWを維持することがわかります。シード層なしデバイスではMWが急速に劣化する一方、シード層ありでは1×10³サイクルまでわずかな低下にとどまり、1×10⁴サイクル後でも0.9 V以上のMWを保持します。これはシード層なしデバイスの0.4 Vの約2.3倍に相当します。飽和分極状態達成に必要な電界が低減したことが、この耐久性向上の要因と考えられます。

結論

TaN/HZO/SiO₂/SiおよびTaN/HZO/ZrO₂/SiO₂/Si MFISゲートスタックを持つHZO FeFETの高速パルス測定により、結晶性ZrO₂シード層がメモリウィンドウと耐久性を大幅に向上させることを実証しました。シード層ありデバイスは初期MW 1.4 V、10年外挿MW 0.9 Vを達成し、10⁴ P/Eサイクル後も0.9 V以上のMWを維持し、シード層なしデバイスを大きく上回ります。改善はHZO層の結晶性向上と、高誘電率シード層によるゲートスタック電界低減に伴う界面トラップ生成抑制に起因します。これらの結果は、直接的な結晶性高誘電率/Siゲートスタックの導入が、HfO₂ベースFeFETのMWと信頼性をさらに高め、次世代メモリおよびロジックインメモリ技術への採用を促進することを示唆しています。