80 dBダイナミックレンジ、100 MHz帯域幅、2.4 GHzクロックレートの連続時間ΔΣモジュレータ

概要

ΔΣモジュレータの帯域幅は、オーバーサンプリング比の要件によりクロックレートによって制限されます。ナノスケールCMOSプロセスが急速に発展するにつれ、高周波応用向けの広帯域・高ダイナミックレンジ連続時間ΔΣモジュレータの設計が可能になっています。本論文では、シングルループ フィードフォワード トポロジーを持つ第3次4ビット連続時間ΔΣモジュレータを提案します。このモジュレータは40 nm CMOSプロセスで設計され、2.4 GHzのクロックレートで80 dBのダイナミックレンジと100 MHzの帯域幅を達成します。モジュレータは1.2 V電源から69.7 mWを消費します。

はじめに

セルラー規格などの無線通信アプリケーションにおける需要の増加により、アナログ-デジタルコンバータ（ADC）はより高い信号帯域幅（BW）とダイナミックレンジ（DR）をサポートするために急速に進化しています。Long-Term-Evolution Advanced（LTE-A）通信規格での帯域幅要件は100 MHzに上昇しました。ナイキストADC、典型的にはパイプラインADC[1, 2]は、高帯域幅のためにマクロ基地局で使用されてきました。しかし、熱雑音制限スイッチト入力コンデンサを駆動するための不可欠な入力バッファとアンチエイリアシング フィルタが、大幅な消費電力と設計複雑性を引き起こします。さらに、パイプラインADCが正確な段間ゲインに依存すること、これが高ゲイン広帯域残差アンプとキャリブレーション技術を決定し、複雑さと電力損失を招きます。ΔΣ ADCは、オーバーサンプリングとノイズ シェーピング技術を採用し、高性能と電力効率で知られています。しかし、通常16を超えるオーバーサンプリング比（OSR）の要件[3-6]により、サンプリング周波数がGHzを超えます。最近、ナノスケールCMOSプロセスを使用することで、マルチGHzクロックレートを許容し、50 MHzを超える帯域幅のΔΣ ADCが提案されています。以前、高周波ΔΣ ADCは通常、離散時間（DT）実装[10, 11]ではなく連続時間（CT）実装[3-9]を採用しています。後者はスイッチト コンデンサ回路で実装され、その精度はコンデンサ マッチングに依存するため、プロセス変動下での堅牢な動作が提供されます。また、コンデンサとスイッチの時定数が十分に小さいため、クロック ジッターに対する優れた耐性が提供されます。しかし、サンプリング動作がモジュレータ前に実行されるため、アンチエイリアシング フィルタが必要です。一方、段階での安定性を確保するためのセトリング要件により、DTモジュレータのオペアンプはCTモジュレータよりも広いユニティゲイン帯域幅（UGBW）で実装されます。要約すると、DTモジュレータは高精度だが狭い信号[10, 11]を提供し、スマートセンサーや医用画像などのメータリング応用に広く使用されます。対照的に、同等の複雑さと消費電力で高周波応用向けCTモジュレータの設計により広範な努力が払われてきました。

与えられたプロセスでのより高い帯域幅という要求の厳しい設計目標は、プロセス制限クロックレートにより低いOSRを決定します。十分なDRを達成するためには、従来ループフィルタ カスケードで実装され、一般的に先行研究では3以上とされる高次ノイズ伝達関数による積極的なノイズ シェーピングが必要です。しかし、ループフィルタ次数の増加は消費電力、不安定性、設計複雑性を引き起こします。マルチステージ ノイズ シェーピング（MASH）アーキテクチャ[6, 8]は、フィードバック パスなしでカスケード接続された低次ローカルΔΣモジュレータで実装され、安定性問題を緩和しますが、ミスマッチ感度があります。さらに、マルチビット量子化器を持つモジュレータは、コンパレータ数の指数関数的増加を条件に高DRを得ます。

本論文では、40 nm CMOSで80 dB DRを100 MHz BWで69.7 mW消費で達成するCTモジュレータを説明します。本論文は以下のように構成されています。「方法」セクションでモジュレータ トポロジーと回路実装を説明。「結果と考察」セクションでシミュレーション結果を示し、「結論」セクションでこの研究の概要を提供します。

方法

図1は、単純化のためシングルエンド構造を持つ提案の第3次CT ΔΣモジュレータの全体概略図を示します。第3次ノイズ シェーピングはDRとループ安定性の間で良い妥協点を得ます。提案モジュレータは2.4 GHzのサンプリングレートで12 OSRを持ちます。100 MHz BWを超えるΔΣモジュレータでの比較的高いOSRは高DRを保証します。モジュレータは3つのRC積分器、4ビット量子化器、4ビット電流操向DACを含みます。積分器は革新的な低消費電力フィードフォワード アンプで実装され、高エネルギー効率を実現します。フィードバックDACは半サンプリング周期分の追加遅延を持ち、量子化器のメタスタビリティ要件を緩和します。量子化器によって直接駆動されるパッシブ アダーによる高速フィードバック パスで、過剰ループ遅延（ELD）補償を実現します。フィードフォワード トポロジーを採用し、帯域外信号伝達関数を犠牲に電力効率を向上させます。

フィードフォワード トポロジーを持つシングルループ第3次4ビットCT ΔΣモジュレータの全体概略図

アンプ設計

ΔΣモジュレータでは、望ましいノイズ伝達関数を確保するために高アンプゲインが必要です。しかし、マルチGHzクロックレート達成に使用されるナノスケール技術は低固有ゲインに悩まされます。したがって、十分なDCゲインを実装するために3段アンプを採用します（図2参照）。フィードフォワード トポロジーとミラー補償を組み合わせ、ユニティゲイン帯域幅を低下させずに位相マージンを改善します。フィードフォワード アンプは、適切なUGBWと位相マージン（PM）で高ゲインを達成する一般的な解決策の一つです。フィードフォワード パスによる左半平面零点は、極の負の位相シフトを効果的にキャンセルすると期待されます。これにはフィードフォワード パス上のアンプの高いトランスコンダクタンスが必要で、大幅な消費電力を伴います。バイアス電流再利用の有利なスキームは消費電力を節約しますが、gm値を制限します。不十分なgmは通常、零点がUGBWを超え、適切な位相マージンを提供できない原因となります。ミラー補償コンデンサとヌル抵抗を追加することで、全体UGBW以下に最適化された零点を提供します。

ミラー補償を用いた提案の3段フィードフォワード アンプのトポロジー

図3は、第1積分器で使用されるアンプのトランジスタレベル概略図を示します。トランジスタM₁₋₄がアンプの入力段を形成し、トランジスタM₉,₁₀とM₁₃,₁₄がそれぞれ第2段と第3段を形成します。トランジスタM₅₋₈とM₁₁,₁₂が入力と出力間の2つの高速フィードフォワード パスを作成し、第2段および第3段アンプとバイアス電流を共有します。第1段出力コモンモード（CM）はローカルで固定されます。第2段と第3段出力CMは、CMFBアンプ、M₇,₈およびM₁₃,₁₄を跨ぐ第2段フィードバック パスで固定されます。図4aは、第1積分器のアンプの全負荷込みポストレイアウト シミュレーション開ループ応答を、図4bはクローズドループ応答を示します。第1積分器は全負荷効果込みで3.6 GHzのUGBWと57.8°のPMを達成し、1.2 V電源から10.5 mWを消費します。第2および第3積分器は同じトポロジーを採用しますが、スケーリングされたバイアス電流で、それぞれUGBW 4.7および3.3 GHz、PM 58.0°および57.8°を達成し、4.3および17.3 mWを消費します。

アンプのトランジスタレベル概略図

第1積分器のアンプのポストレイアウト シミュレーション結果。 a 開ループAC応答； b クローズドループAC応答

量子化器とDAC

図5に示す量子化器とDACの概略図では、それぞれ16ユニットセルで構成されます。量子化器は、17タップ抵抗ラダーから生成される16レベル エンコーダを持つ4ビット フラッシュADCとして実現されます。量子化器は、ELDによって半サンプリング周期未満の動作時間が要求され、ループ安定性を確保するため、最大帯域幅の制限となるキーブロックです。

量子化器とDACの簡略化概略図

高速フラッシュADCを実装するため、プリアンプ段、ダイナミック コンパレータ段、対称セット-リセット（SR）ラッチ[12]で構成される3段コンパレータ アーキテクチャを採用します（図6参照）。入力換算オフセット低減のためのプリアンプは、出力間にリセット スイッチを接続した2つの抵抗負荷差動対で、迅速なリカバリを可能にします。従来のダイナミック コンパレータとは異なり、差動対とクロスカップル インバータを2つに分割し、低電圧電源での全電流パスのトランジスタ数を最小限に抑えます。クロックがハイレベルになると、ダイナミック コンパレータが入力依存の比較決定を開始します。その後、クロックがハイからローに戻ると、各ダイナミック コンパレータの2つの出力がともに0にリセットされ、対称SRラッチの再生とラッチングがトリガーされます。各分岐に1つのトランジスタのみがアクティブであるため、対称SRラッチ構造は強力な負荷駆動能力をもたらします。小さなトランジスタサイズで大幅なスイッチオフ速度と低消費電力を実現します。さらに、両出力信号の等しい遅延をもたらします。DACユニット前のDラッチはクロック信号レベルに対してローレベルセンシティブで、半ELD継続時間を確保します。電流操向DACユニットのトランジスタレベル回路を図7に示します。

提案量子化器の1ユニット要素のトランジスタレベル回路

PMOS電流操向DACユニット要素

結果と考察

試作ΔΣモジュレータは40 nm CMOSプロセスで構築されました。10.2 MHzでの入力振幅に対するSNRとSDNRのポストシミュレーション結果（図8）から、80 dB DRが達成されています。図9と10は、10.2 MHzと97 MHzでの-3.52 dBF単一トーン入力のシミュレーション スペクトラを示します（0 dBFは2.4 Vppモジュレータフルスケールに対応）。SNDRはそれぞれ77.47 dBと76.53 dBです。消費電力内訳（図11）から、モジュレータは69.7 mWを消費します。積分器、量子化器、DACがそれぞれ32.1 mW、25.4 mW、6.2 mWを消費します。クロックバッファ、電流バイアス、電圧リファレンスなどのその他の電流で6.0 mWを消費します。モジュレータはDRベースでシュライヤー FOM 171.6 dBを達成します。表1でこの研究を以前の発表済み研究と比較します。提案モジュレータは最高FOMで広帯域幅を達成します。

10.2 MHz入力での入力信号振幅に対するポストシミュレーションSNRとSNDR

10.2 MHzでの単一トーン入力のポストシミュレーション スペクトラ

97 MHzでの単一トーン入力のポストシミュレーション スペクトラ

ポストシミュレーション消費電力内訳

結論

本研究では、シングルループ フィードフォワード トポロジーを持つ第3次4ビットCT ΔΣモジュレータを提案しました。このモジュレータは40 nm CMOSプロセスで設計され、2.4 GHzクロックレートで100 MHz BW上で80 dB DRを達成します。低消費電力アンプ構成が高エネルギー効率をもたらし、モジュレータは1.2 V電源から69.7 mWを消費し、シュライヤー FOM 171.6 dBを達成します。