超低電圧2D MoS₂強誘電体メモリトランジスタ：Hf₁₋ₓZrₓO₂ゲートによるCMOS互換性実現

概要

強誘電体電界効果トランジスタ（FeFET）は、その有望な動作速度と耐久性により、興味深い不揮発性メモリ技術として浮上しています。しかし、分極反転には読み出しに比べて高電圧が必要で、セル書き込みの消費電力を阻害しています。ここでは、低動作電圧のCMOS互換FeFETセルを報告します。強誘電体Hf₁₋ₓZrₓO₂（HZO）薄膜を負容量（NC）ゲート誘電体として形成するよう設計し、数層モリブデンジスルフィド（MoS₂）FeFETで分極ドメインの反時計回りヒステリシスループを生成します。不安定化負容量は本質的にサブサーモイオン スイングレートを支持し、動作電圧の半分よりはるかに小さいヒステリシスウィンドウで強誘電体分極の切り替えを可能にします。FeFETは10⁷以上の高いオン/オフ電流比と、最小プログラム（P）/イレース（E）電圧3 Vで0.1 Vの反時計回りメモリウィンドウ（MW）を示します。堅牢な耐久性（10³サイクル）と保持特性（10⁴秒）も実証されました。我々の結果は、HZO/MoS₂強誘電体メモリトランジスタがサイズと電圧スケーラブルな不揮発性メモリ応用における新たな機会を達成できることを示しています。

背景

システムオンチップ（SoC）組み込みメモリ市場は現在、より高速な動作、より小さなセルサイズ、より少ない消費電力を実現できるメモリを必要とする著しい成長期にあります[1,2,3,4,5,6]。2011年の強誘電体ハフニウム酸化物の発見[7]により、強誘電体メモリが最も有望な候補の一つとして再考されています。

過去数十年間、FeFETはメモリ動作の低電圧要件、プロセスステップの簡素性、最小限の相補型金属酸化膜半導体（CMOS）統合プロセス、限定的な汚染懸念など、これらすべての面でうまく機能しませんでした[8,9,10,11]。これを解決するため、最近、「ムーア則を超える時代」における2D材料の有望な特性により、PbZrTiO₃（PZT）や[P(VDF-TrFE)]ポリマーなど様々な強誘電体材料ベースの2D FeFET不揮発性メモリ（NVM）に関する膨大な研究が行われています[12,13,14,15,16,17,18]。FeFETでは、トランジスタゲートスタックに組み込まれた強誘電体材料の2つの安定した自発分極状態が、印加されたシュリンクしたP/Eゲート電圧によって制御可能なしきい値電圧を介してデータ保存に利用されます。PZT/MoS₂ FeFETで再現性のあるヒステリシス挙動、10⁴の高いオン/オフ比、最大10⁴秒の良好な保持特性、安定したスイッチング動作が達成されたと報告されています[19]。注目すべきは、n型[P(VDF-TrFE)]ポリマー/MoS₂ FeFETで最大移動度625 cm²/V·s、±26 Vゲート電圧範囲での16 Vの大きなMW、8 × 10⁵の高いオン/オフ比も実証されていることです[15]。しかし、CMOS互換性、スケーリング能力、強誘電体と2D材料間の界面状態など、実用応用を妨げる根本的な問題が多数あります。強誘電体ハフニウム酸化物は、優れたCMOS互換性とスケーリング能力を持つ新規強誘電体材料であり、今後5-10年でサブ5 nm技術ノードでの先進FeFET NVMに役立つ可能性があります[20]。したがって、HfO₂ベース誘電体スタックが2D FeFETに組み込まれ、負容量電界効果トランジスタ（NCFET）を目指し、サブ60 mV/decade勾配とヒステリシスフリー特性による急峻なオン/オフスイッチングを実現しようとしています[21,22,23,24,25,26]。交互2Dチャネル材料を用いたNC誘電体スタックベースの大量実験が素晴らしい結論を導き出しましたが、NCFETとFeFETの区別の必要性を浮き彫りにしました。MoS₂と強誘電体HZOベースの1トランジスタ強誘電体メモリのデバイス技術の物理と実現可能性に関する系統的な調査はまだ不足しています。

本研究では、数層HZO MoS₂トランジスタを用いたFeFETを提案します。ゲートスタックエンジニアリングによるNC効果で、シュリンクしたP/E電圧下でP/E電圧のスケーリングが可能です。実験的に、HZO MoS₂ FeFETでサブ60 mV/decade勾配を持つ反時計回りMW 0.1 Vが達成されたことを示しました。これは2Dチャネルの局所キャリア密度変調による高速強誘電体双極子反転に起因すると考えられます。HZO/MoS₂ FeFETのヒステリシスがドレイン電圧増加で減少することを負ドレイン誘起バリア低下（DIBL）効果に帰属させました。さらに、HZO MoS₂ FeFETの保持特性、耐久性特性、しきい値電圧のドレイン電圧依存性を系統的に研究し、HZO MoS₂ FeFET NVMの設計と実用応用への実現可能な道筋を開きました。

方法

6 nm Hf₁₋ₓZrₓO₂膜と2 nm Al₂O₃を、300°CでALDを用いてp⁺ Si基板上に堆積しました。Hf前駆体として[(CH₃)₂N]₄Hf（TDMAHf）、Zr前駆体として[(CH₃)₂N]₄Zr（TDMAZr）、酸化剤前駆体としてH₂O蒸気を使用しました。その後、基板をN₂雰囲気下で450°C、30秒の急速熱アニール（RTA）にかけました。その後、数層MoS₂フレークを機械的剥離で得て基板上に転写しました。HZO（6 nm）/Al₂O₃（2 nm）堆積用のp⁺ Si基板直径は6インチです。電子ビームリソグラフィ（EBL）でポリ(メチルメタクリレート)（PMMA）A5レジストにコンタクトパッドをパターン化しました。スピンパラメータ、ベークパラメータ、イメージングパラメータはそれぞれ500 r/min（9秒）+ 4000 r/min（40秒）、170°C（5分）、MIBK:IPA = 1:3（15秒）です。その後、ソース/ドレイン電極（Ti/Au、5/65 nm厚）を電子ビーム蒸着（EBE）システムで蒸着し、アセトン溶液でエッチングしました。リフトオフ後、デバイスを300°Cで2時間アニールしてコンタクトを強化しました。プローブステーションとマイクロマニピュレーターを用いて、作製したMoS₂/HZO電界効果トランジスタの電気特性評価を行いました。バックゲート電圧（VGS）をp型高濃度ドープSi基板に印加しました。半導体特性評価システム（PDA）を用いて、ソース-ドレイン電圧（VDS）、バックゲート電圧（VGS）、ソース-ドレイン電流（IDS）を測定しました。

結果と考察

バルク結晶の機械的剥離で数層MoS₂を調製し、MoS₂ナノフレークを2 nm Al₂O₃/6 nm HZO/p⁺ Si基板上に転写しました（詳細は「実験」セクション参照）。図1a、bにHZO/MoS₂ FeFET構造の3D概略図と断面図をそれぞれ示します。HZO/MoS₂ FeFETの上面走査型電子顕微鏡（SEM）画像を図1cに示します。MoS₂チャネルの幅と長さはそれぞれ2 μmと12 μmです。図1dに示すように、MoS₂チャネルの厚さを原子間力顕微鏡（AFM）で確認しました。測定厚さ1.57 nmは4層MoS₂の存在を示しています[26]。

MoS₂/HZO FeFETのデバイス構造と基本特性。 a MoS₂/HZO FeFETの三次元概略表現。 b MoS₂/HZO FeFETの概略断面図。 c Ti/Auソース/ドレイン電極、HZO強誘電体ゲート絶縁体、MoS₂チャネルを持つ作製済みMoS₂/HZO FeFETの上面SEM画像。 d cの赤線に沿った接触モードAFMによる高さプロファイル、MoS₂チャネルの高さを検証

図S1c、dに示すように、X線光電子分光（XPS）測定でHZOの元素組成と結合組成を調べました。ピークは19.05 eV、17.6 eV、185.5 eV、183.2 eVで、それぞれHf 4f₅/₂、Hf 4f₇/₂、Zr 3d₃/₂、Zr 3d₅/₂に対応します[27]。図S1eの深さ方向プロファイルでの原子濃度は、Al₂O₃/HZO/p⁺ Si三層構造の分布をさらに確認します。以上すべてが、我々のALDシステムで成長したHZO膜が高結晶性であることを確認します。

HZO/MoS₂ FeFETの特性評価の前に、Au/2 nm Al₂O₃/6 nm HZO/p⁺ Siゲートスタックの分極-電圧測定による強誘電体挙動を図2aに示します。明らかに、作製した6 nm HZO/2 nm Al₂O₃キャパシタは分極-電圧ヒステリシスループを示します（1 kHzで測定）。一方、残留分極Prと強制電圧Vcは最大掃引電圧増加に伴い増加し、P-Vヒステリシスループがマイナーループからメジャーループへ変化することを示唆します。最大掃引電圧が2から4 Vに増加すると、Prはそれぞれ0.66、0.86、1.1 μC/cm²に達し、Vcはそれぞれ1.12 V、1.9 V、2.04 Vに達します。10⁵回の持続的DC掃引サイクル内での抽出されたPrとVcを図2b、cに示します。明らかに、6 nm HZO/2 nm Al₂O₃キャパシタで10⁵サイクル内に顕著なウェークアップ効果と疲労効果が観察されます。ウェークアップと疲労は電場下での酸素空孔の拡散と再分布に起因します。疲労効果は一般に酸素空孔に関連する欠陥サイトでの電荷トラッピングに関連付けられます[28]。圧電応答力顕微鏡（PFM）を用いたPRphaseのヒステリシス挙動とPRamplの蝶型ループを図S1b、cに示し、掃引バイアス電圧の関数としての分極スイッチングを示しています。分極-電圧測定と圧電応答-電圧測定の異なるコンタクト抵抗を考慮すると、図S1b、cの測定Vcは図2aで得られた値とそれほど一致しません。

a 異なる電圧掃引範囲でのHZO（6 nm）/Al₂O₃（2 nm）キャパシタのP-Vヒステリシスループ。 (b) Prおよび c Vcのサイクリング依存性（HZO（6 nm）/Al₂O₃（2 nm）キャパシタ、±4 V/1 kHzサイクリング）

また、ゲート電圧（VGS,range）の掃引電圧範囲拡大に伴いMWが増加することが観察されました。通常、多結晶HZO膜はマルチドメイン状態で存在し[29]、これらのドメインの強制電場分布はガウス分布を満たします。したがって、上昇したVGS,rangeへの依存性が増大するはずです。強制電場ECは残留分極をゼロに減らせる外部電場の値に対応します。したがって、HZO膜の分極を切り替えるために使用されるVGS,rangeは、関連する強制電圧VCの上昇に伴い大きくなります。これが、HZO膜の分極-電圧ループがより大きなVGS,rangeで拡張される理由であり、図2aで実証されています。言い換えれば、上昇したVGS,rangeで分極強度増大と強誘電体スイッチングが起こり、前述の拡張された反時計回りMW現象を導きます。VGS,range = (−2, 2 V)では、MWはほぼ消失し、ほぼヒステリシスフリー特性が現れ、強誘電体スイッチング効果と電荷トラッピング/デトラッピング効果のほぼ完全な補償を意味します。

強誘電体スイッチング効果をさらに調査するため、VGS,rangeを継続的に(−6, 6 V)と(−6.5, 6.5 V)まで増やしました。HZO MoS₂ FeFETの測定されたIDS-VGS曲線をVGS,range = (−6, 6 V)と(−6.5, 6.5 V)で図3aに示します。同様に、反時計回りメモリウィンドウは拡張されたVGS,rangeで増加します。VGS,range = (−6.5, 6.5 V)では、反時計回りMWは4 V以上で、オン/オフ比も10⁷に増加します。これはより大きな外部印加電圧下での分極スイッチング増強によるものです。一般的に、VDSが0.5 VでのHZO/MoS₂ FeFETの直流（DC）テストにおいて、VGSの双方向掃引中のIDS-VGS曲線に示されるヒステリシス挙動の基盤メカニズムはしきい値電圧シフトであり、これは分極スイッチングの優占効果、すなわちNC効果[30,31,32]によって修正され、反時計回りヒステリシスをもたらします。シュリンクしたVGS,rangeでの改善されたサブスレッショルド特性の更なる研究を別デバイスで実施しました。VGS,range = (−3, 3 V)での他デバイスの測定IDS-VGS曲線と抽出ポイントSS-IDS曲線を図3bにプロットしました。VGS,range = (−3, 3 V)で、HZO/MoS₂ FeFETがSSFor = 51.2 mV/decade、SSRev = 66.5 mV/decadeを示すことを実証しました。つまり、室温でサブ60 mV/decadeのSSと0.48 VのMWをHZO/MoS₂ FeFETで同時に達成でき、これはNCFETとFeFETの区別のヒントとなります。

ドレイン電圧（VDS）0.5 VでのHZO/MoS₂ FeFETの直流（DC）テスト。 a バックゲート電圧最大値6 Vと6.5 Vでの伝達曲線比較。 b VGS,range = (−3, 3 V)での0〜−2 V区間の伝達曲線拡大図。ポイントサブスレッショルドスロープ（SS）のドレイン電流（IDS）関数を（b）インセットに示す。デバイスはSSFor = 51.2 mV/decを示す

周知のように、NCFETでは強誘電体膜による負ゲート誘電体容量（Cins）の導入により、室温でSSが60 mV/decade未満になり得ます。これはdP/dE < 0の負傾斜セグメントで誘導される強誘電体膜から得られ、ゲートスタック係数（m）< 1に寄与します。NC効果[33]の基盤メカニズムは強誘電体膜による脱分極場[34,35,36,37,38]です。実験的に、強誘電体膜界面での不完全スクリーニング[39]により、残留分極電荷が強誘電体膜を横切る内部電場を生成し、外部印加電圧と逆方向を向くことで、ゲートスタック全体の電圧再分配とチャネル表面電位の増幅をもたらし、「電圧増幅効果」と呼ばれます[40,41,42]。電圧増幅は通常、チャネル表面電位の加速的変化とその後のブースト値の2部分に分けられ、急峻なオン/オフスイッチングと改善されたION/IOFFをそれぞれ提供します。しかし、FeFETでは別の話です。強誘電体容量（CFE）とMOS容量（CMOS）の容量マッチング概念[43,44,45]によると、|CFE| > CMOSのとき、理論的総容量（Ctotal）は正でシステムは安定し、VGSの双方向掃引で同じ分極挙動と安定したヒステリシスフリーNCFETが得られます。しかし、良好なマッチングによるSSとトランスコンダクタンス改善は非常にトリッキーです。CMOSとCFEの両方が非常に非線形でバイアス依存のコンデンサだからです。また、全動作電圧範囲で|CFE| > CMOSを保証してヒステリシスを回避する必要があります。代わりに、|CFE| < CMOSになると、理論的Ctotalは負でシステムは不安定になり、VGSの双方向スイッチングで分離された分極挙動が起こり、Ctotalを正に保つため、NVM応用向けFeFETで反時計回りヒステリシスが生成されます。ここでは、ヒステリシス挙動は分離分極スイッチングの後続効果であり、ヒステリシスウィンドウ幅は容量マッチング概念に基づいて容易に変更可能です。例えば、VDSの変動によって操作可能です。適切な容量マッチングにより、大幅にシュリンクしたVGS,range = (−3, 3 V)でも、HZO/MoS₂ FeFETは明確なヒステリシスウィンドウと、同時にSSFor = 51.2 mV/decの急峻スイッチングを示し、これはサブスレッショルド領域でのNC効果（強誘電体分極効果）の存在をさらに示唆します。NCFETとFeFETは異なりますが、FeFETも比較的小さなMW、深いサブ60 mV/dec SS、高いION/IOFF比を維持し、NC効果によりロジックデバイスとして採用可能です。

VDSがMW幅に与える影響を慎重に調査しました。異なるVDSでの対数スケールIDS-VGS曲線を図S3に示します。固定VGS,range = (−2, 2 V)で、IDS = 70 nAでのVGS抽出値がVGSの双方向掃引で全て負方向にシフトします。同時に、順方向掃引のVDS変動が逆方向掃引よりもはるかに顕著で、負DIBL現象の顕著さを示しています。負DIBL効果は常にNC効果と共に起こることに注意してください[46, 47]。

上記HZO/MoS₂ FeFETの直流（DC）テスト後、10 ms幅の異なるP/E VGSパルスでの測定MWを図4aに示します。MWはP/E VGSパルス後の最大ΔVTH変化と定義します。パルスVGS印加中、他端子はVS = VD = 0 Vに固定されます。読み出し（R）動作では、VD = 0.5 V、VS = 0 VでVGSを−1 Vから1 Vまで掃引します。図4aに示すように、抽出MWはP/E VGSパルス増加に伴い大きくなります。課されたP/E VGSパルスが±3 Vのとき、抽出MWは0.1 Vです。課されたP/E VGSパルスが±5.5 Vのとき、抽出MWは0.275 Vです。図3a、bの反時計回りMW（4 Vと0.48 V）と比較すると、P/E VGSパルス後の抽出MWは大幅に減少しています。これは空気中の高湿度による高密度トラップ状態誘導が原因と考えられます[48]。したがって、電荷トラッピング/デトラッピング機構が強化され、反時計回りヒステリシスループが最終的に減少します。さらに、±5.5 V高さのP/Eパルス下でのHZO/MoS₂ FeFETのサイクル耐久性とデータ保持を図4bで研究しました。プログラムVGSパルスは10 ms幅でVS = VD = 0 Vでした。図4bは耐久サイクル関数としての測定MWを示します。耐久サイクルはバックゲート電圧の周期的P/R/E/Rパルスで形成されます。P、E、Rの高さはそれぞれ+5.5 V、−5.5 V、0 V、パルス幅はPとEで10 msです。明らかに、0.3 VのMWが10³ P/Eサイクル後も有意な劣化なく維持されます。耐久サイクル数増加に伴い、MWは10サイクル後0.38 Vに拡大し、その後600サイクル後0.28 Vに縮小します。最初のMW拡大はウェークアップ効果、後の縮小は疲労効果と呼ばれます。ウェークアップ効果はドメインウォールのデピンニングに対応し、HZO膜のスイッチ可能分極ドメイン増加をもたらします[49]。疲労効果は多数のP/Eサイクル後に新たに注入された電荷がドメインウォールをピン止めすることに対応します[50]。室温でのデータ保持を図4cに示します。ここでは、10⁴秒後もMW劣化は無視できません。したがって、点線外挿線により約0.3 VのMWが10年以上持続可能と期待されます。図4dに示すように、±3 V高さのP/Eパルス下で10³サイクル後もデバイスは安定しています。HZO/MoS₂ FeFETの安定性は不揮発性メモリ技術への応用への大きな展望を示しています。

P/Eパルス下でのHZO/MoS₂ FeFETのメモリ性能。 a ±3 V、±4 V、±5 V、±5.5 V、±6 V高さのP/Eパルスでの抽出MW（MW）。 b P/Eパルス条件下での耐久性測定。 c HZO/MoS₂ FeFETの保持特性。 d ±3 V高さのP/Eパルス下での10³サイクル耐久性

MoS₂と強誘電体ゲート誘電体を組み合わせたFeFETベースデバイスのフィギュアオブメリット比較を表1に示します。デバイス構造、残留分極、強制電場、ヒステリシスループ方向、MW、動作電圧、耐久サイクル、保持時間をリストアップしています。我々が作製したデバイスは、他の研究[12,13,14,15,16,17,18]と比較して最薄の6 nm HZO強誘電体層と最低動作電圧を示し、これは将来のバックエンドオブライン（BEOL）メモリの2 nmまたは3 nmプロセスノードにとって重要です。強誘電体層厚をスケーリングすることで、低動作電圧±3 Vで約0.1 VのMWを達成しました。このような低動作電圧は、P(VDF-TrFE)やHfO₂などの対応物（はるかに厚い）と比較してHZO層の固有特性に起因します。さらに、我々のデバイスは他の報告FeFETと比較して低い残留分極Pr（1.1 μC/cm²）を持ちます。FeFETでの保持損失の高速減衰は、Al₂O₃層存在による不完全電荷補償から生じる脱分極場Edepの存在に起因します。ここでは、Edepは残留分極Prに直接比例します[51]。したがって、高Ecと低Prにより、MoS₂/HZO FeFETのEdep/Ec比が非常に小さくなり、脱分極場効果に関連する保持損失が非常に小さくなります。HZOとP(VDF-TrFE)ベースのMoS₂ FeFET保持性能はともに約10⁴秒ですが、P(VDF-TrFE)膜は150 nm必要です[17]。

結論

結論として、HZOバックゲート誘電体を用いた数層MoS₂ベース強誘電体メモリトランジスタデバイスを調査しました。作製デバイスは強誘電体分極による反時計回りヒステリシスを示します。さらに、HZO/MoS₂強誘電体メモリトランジスタは優れたデバイス性能を示します：10⁷以上の高いオン/オフ電流比、P/E電圧3 Vでの反時計回りMW 0.1 V、耐久性（10³サイクル）と保持（10⁴秒）性能。我々は、MoS₂ベース不揮発性強誘電体メモリトランジスタの結果が、2D低消費電力不揮発性メモリ応用の将来に有望な展望を示すと信じています。