スイッチ可能な酸素空孔双極子を活用した堅牢なZrO₂強誘電体FETの実現

概要

本論文では、急速熱アニール（RTA）とZrO₂膜厚が、TaN/ZrO₂/Geキャパシタの分極PおよびFeFETの電気特性に与える影響を調査しました。350–500℃のRTA後、2.5 nmおよび4 nm厚非晶質ZrO₂膜を持つTaN/ZrO₂/Geキャパシタは安定したPを示しました。強誘電挙動の起源は、酸素空孔と負電荷によって形成される電圧駆動双極子の移動にあると提案されます。2.5 nm、4 nm、9 nm ZrO₂を持つFeFETは、100 nsプログラム/イレースパルスで良好なメモリウィンドウ（MW）を示しました。4 nm厚ZrO₂ FeFETは、2.5 nmおよび9 nm ZrO₂デバイスと比較して、疲労特性と保持特性が著しく改善されました。ZrO₂ FeFETの保持性能はRTA温度上昇とともに向上します。4 nm ZrO₂デバイスでは、~0.46 VのMWが10年間維持されることが外挿されました。

背景

ドープ多結晶HfO₂強誘電体電界効果トランジスタ（FeFET）は、CMOSプロセス互換性から不揮発性メモリ（NVM）応用で大きな注目を集めています[1]。ドープHfO₂ベースFeFETで優れた電気特性が実証されていますが[2]、実用応用を妨げる根本的制限が残っています。例えば、斜方晶相形成に必要な500℃アニールの高熱予算、強誘電体膜厚スケーリングに伴う粒界沿いの望ましくないリーク電流などです。強誘電性は、Sb₂S₃ナノワイヤー[3]、GaFeO₃膜[4]、LaAlO₃-SrTiO₃膜[5]、ナノ結晶含有非晶質Al₂O₃[6,7]など、多様な材料で広く観測されています。最近、部分結晶化ZrO₂ゲート絶縁膜をNVMおよびアナログシナプスとして機能させたFeFETを報告しました[8]。ZrO₂トランジスタは報告済みドープHfO₂より薄い膜厚で優れた電気特性を示しましたが、ZrO₂膜中の強誘電性の根本メカニズムは不明確です。ZrO₂ FeFET性能限界評価のため、スイッチ可能な分極Pの起源解明が極めて重要です。

本研究では、2.5 nm、4 nm、9 nm厚絶縁膜を持つTaN/ZrO₂/Ge FeFETを作製。TaN/ZrO₂/Geキャパシタのスイッチ可能Pは、酸素空孔と負電荷の電圧駆動移動に起因すると提案。ZrO₂膜厚と急速熱アニール（RTA）が、TaN/ZrO₂/GeのPおよびFeFETのメモリウィンドウ（MW）、耐久性、保持特性に与える影響を調査。

方法

ZrO₂ゲート絶縁膜FeFETを、[8,9]と類似プロセスで4インチn-Ge(001)基板上に作製。希釈HF（1:50）溶液でプレゲート洗浄後、Geウェーハを原子層堆積（ALD）チャンバーにロード。ZrO₂膜を、ZrとOの前駆体としてTDMAZrとH₂Oを用い、250℃で2.5 nm、4 nm、9 nm厚に堆積。反応性スパッタリングで100 nm厚TaNゲート電極堆積。ゲート電極形成後、ソース/ドレイン（S/D）領域をBF₂⁺で1 × 10¹⁵ cm⁻²ドーズ、20 keVエネルギーでイオン注入。リフトオフプロセスで15 nm厚ニッケル（Ni）S/Dコンタクト形成。最後に、350、450、500℃で30秒RTA実施。

図1aに作製トランジスタ概略図。図1b–dに、2.5、4、9 nm厚ZrO₂を持つTaN/ZrO₂/Geスタックの透過電子顕微鏡（TEM）像。全サンプル500℃、30秒RTA実施済み。2.5 nm ZrO₂サンプルはアニール後も絶縁膜維持。4 nmサンプルでは一部ナノ結晶観察されるが、ZrO₂は非晶質層維持。9 nm ZrO₂膜では完全結晶化発生。なお、ZrO₂とGeチャネル領域間にはGeO_x界面層（IL）が存在するが、TEM像では観察困難な薄さ。

結果と考察

図2に、異なるZrO₂膜厚とアニール温度でのTaN/ZrO₂/GeキャパシタのP-V曲線示す。異色実線は様々な掃引電圧範囲（V_range）でのマイナーループ。測定周波数1 kHz。2.5 nmと4 nm ZrO₂デバイスは350℃RTA後、安定強誘電性発現。図3に、様々な温度でアニールしたキャパシタの残留分極（P_r）対掃引V範囲曲線をプロット。

図3は、異なるZrO₂膜厚とRTA温度でのTaN/ZrO₂/Geキャパシタの最大分極（P_max）対V_range比較。4 nm ZrO₂デバイスで、アニール温度350→450℃上昇に伴い、固定P_max得るためにより大きなV_range必要。これは高温アニールがGe/ZrO₂とZrO₂/TaN界面でより厚い界面層（IL）生成し、統合容量等価厚（CET）増大させるため。2.5 nm ZrO₂キャパシタでは、500℃アニールサンプルが350℃サンプルより同P_maxで小さいV_range。ILは高温アニールで厚くなるが、極薄ZrO₂デバイスでは界面での酸素スカベンジングと相互拡散でZrO₂消費が支配的。4 nmデバイスと比較し、9 nm ZrO₂キャパシタでは同程度P_max達成により大きなV_range必要。しかし、9 nmデバイスは4 nmデバイスと比較してより高いV_range必要としない。これは結晶ZrO₂が非晶質膜より遥かに高いκ値持つため、9 nmデバイスCET大幅低減するため。

図4aに、異なるRTA温度でアニールした4 nm厚ZrO₂キャパシタの正負P_r（P_r⁺、P_r⁻）の10⁶スイーピングサイクル（1 kHz測定）進化プロット。350℃と450℃アニールデバイスは明確なウェークアップ効果示す。500℃アニール4 nm ZrO₂強誘電キャパシタではウェークアップもインプリントも観測されず。図4bで異なるZrO₂膜厚デバイスのP_r対スイーピングサイクル比較。4 nm ZrO₂強誘電キャパシタは、10⁶耐久試験で2.5 nmと9 nmデバイスより改善されたP_r安定性達成。

非晶質ZrO₂キャパシタンスでスイッチングP観測、メカニズムは報告済みドープ多結晶HfO₂強誘電膜とは異なると推測。強誘電挙動メカニズムは酸素空孔双極子に関連すると提案。周知の通り、TaN金属堆積時にTa酸素スカベンジャー層形成でZrO₂内酸素空孔濃度増加[10]。酸素空孔はZrO₂/Ge界面にも出現。図5に、TaN/ZrO₂/Geスイッチ可能Pメカニズム模式図：電圧駆動酸素空孔と負電荷移動で正負双極子形成。ZrO₂中負電荷はZr空孔[11]関連と推測、Al₂O₃膜で類似[12]。電圧駆動酸素空孔移動は抵抗変化メモリデバイスで広く実証[13,14]。注目すべきは、電圧駆動酸素空孔支配三端子不揮発トランジスタ初実証であること。

P-VヒステリシスによりZrO₂ FeFETは組込みNVM（eNVM）応用向け大安定MW取得。図6に、1 μsプログラム/イレース（P/E）条件での2.5、4、9 nm ZrO₂ FeFETのI_DS-V_GS曲線（初期および2分極状態）示す。トランジスタ500℃アニール済み。プログラム（イレース）動作は、ZrO₂ FeFETゲートに正（負）電圧パルス印加し、閾値電圧（V_TH）上昇（低下）させ実現。V_THは100 nA·W/LでのV_GS、MWはV_TH最大変化量と定義。全FeFETが様々なZrO₂膜厚で1 μs P/Eパルスで1 V以上MW示す。同等MW達成に、9 nm ZrO₂ FeFETでは他2トランジスタより高いイレース電圧必要。正V_GS（プログラム）印加時、酸素空孔拡散・蓄積がZrO₂/Ge界面近く層で起こり（図5b）、酸素空孔双極子分布が初期状態（図5a）と大きく異なるため、I-V曲線を高|V_TH|側へシフト容易。負V_GS（イレース）印加時、酸素空孔逆拡散でゲートスタック初期状態（図5c）復帰。したがって、正プログラムV_GSと同等I-Vシフト達成に、負イレースV_GS振幅増大必要。

P/Eパルス幅100 ns短縮時も、ZrO₂ FeFETは良好MW示す（図7a）。特に、350℃アニール2.5 nm ZrO₂トランジスタが0.28 V MW達成。図7bに、100 ns P/E条件での様々なZrO₂膜厚FeFETのMW対サイクル数プロット。4 nm ZrO₂デバイスは、2.5 nmと9 nm ZrO₂ FeFET（明確ウェークアップ効果と10³サイクル内疲労示す）と比較し、著しく改善された耐久性能達成。

最後に、ZrO₂ FeFET保持特性試験結果を図8、9に示す。図8aに、350、450、500℃RTA実施4 nm ZrO₂ FeFETの2分極状態I_DS-V_GS曲線経時変化。電荷トラッピングでデバイス経時低下。図8bに示す通り、デバイス保持性能はRTA温度上昇で改善。500℃アニール4 nm ZrO₂デバイスで、~0.46 V MWが10年間維持外挿。図9で異なるZrO₂膜厚FeFET保持特性比較。4 nm ZrO₂デバイスは、2.5 nmと9 nm厚ZrO₂トランジスタより改善された保持性能示す。

結論

要約すると、非晶質ZrO₂強誘電キャパシタを実験的に実証、強誘電性は酸素空孔と負電荷形成電圧駆動双極子移動起因と推測。2.5 nm、4 nm、9 nm ZrO₂ FeFETは1 μs P/Eパルスで1 V以上MW達成。4 nm厚ZrO₂ FeFETは2.5 nmと9 nm ZrO₂デバイス比較で改善疲労・保持特性獲得。保持試験で、4 nm ZrO₂トランジスタが外挿10年MW ~0.46 V維持示す。