高速PCB設計：差動信号処理とシミュレーション検証

相対遅延が信号に与える影響

差動信号線で伝送される信号は、差動モード成分とコモンモード成分を含みます。

差動信号量は2信号の差：V_diff = V₁ - V₂。コモンモード信号量は2信号和の半分：V_cm = (V₁ + V₂)/2。したがって単一線電圧変化は差動モードとコモンモード双方に同時影響。グラフソフトで数学関数図を描画し、それぞれへの影響を研究。研究便宜上、信号を台形波形（立ち上がり・立ち下がり時間同一）でシミュレートして分析。

差動信号への影響

図1に差動線ペアの正相端子信号、負相端子信号、差動信号を表示（実線：差動信号波形）。

正相端子から負相端子へ位相シフトが発生すると、立ち上がり/立ち下がりエッジで正相・負相信号差が変化し、位相変化に追従して変化。Tᵣを立ち上がり・立ち下がりの短い方の時間とする。位相シフトが0.2Tᵣ未満なら信号歪み小、位相シフト増大で差動波形強く歪む。位相シフトがTᵣ超過で波形に非単調領域（直線）発生。実信号では反射で非単調領域に大振幅発生、干渉パルス形成、誤トリガー誘発の恐れ。また位相シフト増大で差動波形立ち上がりエッジ鈍化、データ信号セットアップタイム不足やクロック信号ホールドタイム不足の原因に。

コモンモード信号への影響

単一端子信号位相シフトは差動波形に影響せず、コモンモード波形を変化。正相端子で位相シフト発生時、コモンモード信号に波形変化。変動範囲は位相シフト量に関連。位相シフト量が0.05Tᵣ、0.1Tᵣ、0.2Tᵣ、0.5Tᵣの時、コモンモード変動範囲は元変動範囲の5%、10%、20%、50%。位相がTᵣ以上になると変動≒100%（最大）。コモンモード信号変化はEMI問題誘発、多くの条件下でコモンモード信号は受信端で受信されず、受信端で反射形成、信号リンギング誘発。したがってコモンモード信号変動範囲を極力低減すべき。

結論：差動ペア間過大相対遅延は誤トリガー、信号反射、EMI、タイミング問題誘発。しかし相対遅延影響度は信号Tᵣとのスケールファクタ依存。スケールファクタ0.05なら差動信号歪みほぼ無視可能。コモンモード信号ではスケールファクタ0.05で電圧変動≒5%制御可能。全反射状況でも反射電圧重畳は元変動10%程度で通常許容範囲。したがって高速PCB設計では、差動信号線相対遅延を配線規制ルールで0.05Tᵣに設定可能で、信号品質要求を満たせます。

相対遅延許容範囲の決定

上記分析より、差動等長カテゴリ決定、すなわち差動ペア相対遅延決定の鍵は、Tᵣ（差動信号立ち上がり・立ち下がり時間の最小値）決定にあります。立ち上がり/立ち下がり時間出力はインピーダンスと容量の組み合わせ出力。無負荷立ち上がり/立ち下がり時間は固有立ち上がり/立ち下がり時間。

Tᵣ取得の3手法：

• 部品データシートから直接立ち上がり/立ち下がり時間取得。しかし多くの場合このパラメータ未提供。
• 部品IBISモデルのRampキーワードからTᵣ取得。Rampキーワード下の立ち上がり/立ち下がり時間パラメータは一般に50Ω抵抗接続出力ポートで測定、最終電圧20%～80%時間。パッケージ影響考慮されないため、Tᵣとして使用するのは厳しめ。
• 出力信号最小クロック周期または最大クロック周波数からTᵣ推定。高速デジタルシステム多くで分布立ち上がりエッジ≒クロック周波数10%。最小クロック周期Tclkから式 Tᵣ = Tclk × 10% で推定可能。

クロック周期からの推定値は通常厳しめです。パッケージ寄生パラメータや部品負荷でトランジスタ固有立ち上がり/立ち下がり時間が大幅に遅くなるため。

実務では多くの場合、回路設計者がTᵣ情報をPCBレイアウトエンジニアへ提供せず、差動等長制御について曖昧な要求のみ受領。第3手法は、信号線上の最高クロック周波数さえ取得できればPCBレイアウトエンジニアに簡易スキーム提供可能。最高クロック周波数は回路設計者にとって最も信頼できる設計パラメータで、通常PCB設計開始初期にレイアウトエンジニアへ提供されます。

第3手法では通常、差動ペア間相対遅延制御カテゴリの参照値リストが得られます（下表）。

クロック周期 (ns)	クロック周波数 (MHz)	相対遅延カテゴリ (ps)	伝送線路長 (mil)
3.75	266	18.8	105
3	333	15	84
2.5	400	12.5	70
1.87	533	9.4	52
1.5	667	7.5	42
1.25	800	6.3	35

シミュレーション検証

TSM320とMT41J256M16間のDQS（データストローブ）差動信号を例に、CadenceシミュレーションソフトでDOS信号をDDR3メモリへ伝送、メモリ制御チップをシミュレート、データ信号セットアップ/ホールドタイムへの影響分析と上記分析検証。シミュレーション回路図2。

図2より：出力ピン基準電圧1.5V；メモリ制御チップはODT（オンダイ終端）モードでメモリチップ直結、伝送線路800mil；差動インピーダンス100Ω；シミュレーションクロック周波数800MHz。DQS正相端子に50Ω伝送線路を直列接続し差動ペア不整合現象シミュレート。等長差動時、50Ω単一端子伝送線路長=0mil。

差動等長回路シミュレーション実施。図3は差動信号正相端子出力信号。測定より立ち上がり時間≒216ps、立ち下がり時間≒219ps、最小立ち上がり/立ち下がり時間Tᵣ=216ps。

図4はデータ信号DQとゲート信号DQSのアイダイヤグラム（シミュレーション）。セットアップタイム205ps、ホールドタイム337ps。DQS/DQ信号ターンオーバーレートとデータシート基づき、受信端要求最小セットアップタイム85ps、最小ホールドタイム95ps。したがってセットアップタイム超過120ps、ホールドタイム超過242ps。

正相端子に0.05Tᵣ、0.2Tᵣ、0.5Tᵣ位相シフト存在ケースを考慮。単一端子伝送線路長をそれぞれ60mil、240mil、600milに設定し4回シミュレーション。差動信号波形とコモンモード信号波形を図5、6に示す。

図5より：相対遅延0.05Tᵣと0.2Tᵣで歪み最小。特に0.05Tᵣでは無相対遅延波形から約5psシフトのみ、データ信号セットアップ超過約5ps増加、ホールド超過約5ps減少。ホールド超過減少だが242psホールドタイムに対し微小。タイミング問題回避可能。相対遅延0.5TᵣではDQS波形シフト約60ps達し、超過マージン内だが十分注意必要。

図6より：位相シフト増大で明確な周期的変動発生、範囲漸増。相対遅延0.05Tᵣ、0.2Tᵣ、0.5Tᵣでコモンモード信号測定ピーク値それぞれ61mV、176mV、430mV、最高値は最低値7倍。最大変動範囲それぞれ4.3%、12%、29%。

結論：シミュレーション結果は数学関数図分析結果と整合。差動ペア間相対遅延が0.05Tᵣ未満なら信号への影響極小。

出力端子出力信号最小クロック周期で相対遅延制御カテゴリ推定。部品データシートより最小クロック周期1.25ns（クロック周波数800MHz）。表1より相対遅延6.3ps以内、伝送線路長35mil以内に制御すべき。明らかにこの値はシミュレーションによる0.05Tᵣ制御カテゴリより遥かに小さく、推定相対遅延制御カテゴリは比較的保守的、シミュレーション結果より厳格。

参考資料

• 組込み応用システムにおける高速PCB設計の研究
• 高速PCB用イメージプレーン設計方法
• 高速PCB設計における信号品質課題と解決策
• OrCAD PSpiceによるPCBシミュレーション
• PCBCartのフル機能PCB製造サービス - 多彩な付加価値オプション
• PCBCartの高度なPCB実装サービス - 1個から対応