高密度FDRインターコネクトスイッチボード：設計と実装

減衰特性と基板材料選定

高性能コンピュータ相互接続ネットワークの伝送レートは、高速シリアル伝送適用により、第1世代SDR（2.5Gb/s）、DDR（5Gb/s）、QDR（10Gb/s）から第4世代FDR（Fourteen Data Rate、14Gb/s）へ発展しました。インターコネクト・スイッチボード・インターフェースカード等、インターネット形成に不可欠なPCB設計がFDR高速・高周波領域に突入しています。FDR信号立ち上がり時間が10psオーダーまで劇的に短縮されたため、減衰、クロストーク、反射、電磁干渉など信号品質問題が、機能実現と信頼性動作の可否を決める鍵となっています。

FDRインターコネクトチップは多ポート、多チャネル、多電源、高消費電力が特徴で、スループット向上のため単一インターコネクトボードに複数チップを集積する必要があります。限られた基板スペースで、部品配置・放熱、高密度配線、ボード裏面長距離伝送、全信号品質確保を満たしつつ、設計期間、製造技術制約、コスト管理も考慮必須。設計実装とシミュレーション検証は極めて困難です。本稿ではFDRインターコネクト・スイッチボードのPCB設計例に基づき、基板材料選定、スタックアップ設計、配線ルール、耐干渉設計の最適化手法を提示し、FDR高速PCB設計における全信号品質問題の解決を図ります。

伝送線路損失の構成

FDR高周波信号では伝送線路損失が信号品質問題となります。送信端から受信端へインターコネクトチャネル経由で伝送される際、高周波減衰が低周波減衰より遥かに大きいため、受信端到達波形は深刻に変形します。変形は二面性：電圧スイング大幅低下（伝送距離制限）、立ち上がりエッジ劣化（符号間干渉誘発）。伝送線路損失Aは導体損失A_condと誘電体損失A_dielの和：A = A_diel + A_cond（式1）。

導体損失は、信号経路と帰還経路間の銅導体直列抵抗による損失。高周波ではスキン効果で電流が銅導体表面流れ、等価直列抵抗増大により導体損失は周波数の平方根に比例して増加（式2）。

誘電体損失は基板材料誘電体による損失で、主に材料属性で決まり、導体幅等幾何構造とは無関係、周波数に比例（式3）。

式2より線幅拡大で導体損失低減可能だが、実設計ではピン間隔、基板、信号層数、インピーダンス制約で無制限に広げられない。FDR設計で一般的な導体幅/間隔/幅は7mil/7mil/7milまたは8mil/10mil/8mil。同一線幅なら導体損失は線長比例で材質無関係。したがって全伝送損失低減には誘電体損失のみ考慮すればよい。式3より誘電体損失は損失正接に比例し、低損失正接材料採用で誘電体損失と全伝送損失を低減可能。

表1に一般的高速基板材料3種の属性パラメータと、伝送レート14Gb/s、導体幅8mil、インピーダンス50Ωでの式(1)(2)(3)計算損失値を示す。

基板材料パラメータ	FR-4	Nelco4000-13SI	Megtron6
損失正接	0.02	0.008	0.004
誘電率	4.10	3.200	3.600
A_cond@7GHz/in	0.24	0.240	0.240
A_diel@7GHz/in	0.65	0.230	0.120
総損失@7GHz/in	0.89	0.470	0.360
総損失@30in	27.00	14.000	11.000
相対コスト	1.00	3.500	8.000

伝送レート14Gb/s、伝送長30inchでは、Nelco4000-13SIの全伝送損失約14dB、典型FDRチップ耐性電圧スイング減衰20～25dB範囲内なので、伝送距離30inch未満のFDRインターコネクトスイッチボードに適用可能。一方FR-4は約27dBで長距離FDR設計不可だが、短距離FDRインターフェースカードならコスト削減でFR-4選択可。Megtron6は最小損失だが最高コストで、システムアーキテクチャコスト増大要因。結論：高周波PCBでは基板材料が基礎であり、材料選定が信号伝送距離を決定する。

レイアウトとスタック設計

PCB設計では回路基板構造とスタックをまず検討。通常パターンと形状は決定済みで、スタック層数決定は信号周波数、基板ピン密度、製造コスト、製造期間、信頼性要求に依存。FDRインターコネクトスイッチボードは高周波・高密度で、多層基板適用が干渉低減の必須ステップ。スタック層数決定が極めて重要。

FDRインターコネクトチップは24ポート、各ポート8Tx/8Rxチャネル、相互結合動作。FDRインターコネクトボードはインターコネクトチップ6個、ダウンリンクチップ3個、バックボードコネクタで32ポートアクセス。アップリンクチップ3個がQSFP光ファイバで21ポートアクセス。アップリンク/ダウンリンクチップ間は4ポートで接続（図1）。

FDRはBGAパッケージ（50mm×50mm、1157ピン、1.0mmピッチ）、Tx/RxポートのP/Nピンが3同心円分布。理論上3信号層で全ピン導出可能だが、以下2要素考慮で2信号層で1同心円グループピン導出：

1. 間隔制約で差動線幅/間隔/幅=4mil/4mil/4mil、BGA外へ出る際8mil/10mil/8milへ拡幅、差動ペア間距離≥50mil必要。差動ペア1組で2mm幅必要、最高密度エッジで48ペア並ぶため実装困難。
2. BGAピン間隔1mm。1信号層で1同心円グループ導出時、BGA下差動ペア間隔わずか14mil（要求50mil未満）。最大並列配線長20mmのみでクロストーク発生懸念。

負の要因回避のため、2信号層で1同心円グループ導出、各層で差動信号を50mil間隔でBGA外へ導出。したがってFDRインターコネクトボードには最低6層必要。接続性、配線量、ボード表面積（結合コンデンサ用）考慮で、8内部信号層＋22層スタックを採用。

クロストーク分析と低減対策

クロストークは高速・高密度回路設計の第一考慮事項。加害線電圧・電流変化時、加害線と被害線間の相互容量・相互インダクタンスで電磁結合発生。被害線に沿って送信端側へ伝播するクロストークをニアエンドクロストーク、受信端側へ伝播するものをファーエンドクロストークと呼ぶ。一般に被害線総ノイズ電圧を信号電圧5%未満に制御。単一加害線クロストーク予算を1%以内に抑制が望ましい（両側加害線と他ノイズ源考慮）。

クロストーク低減の要点

1. 加害線と被害線の間隔拡大、並列配線長短縮。
2. 一体化グランドを信号帰還経路として適用。経験則：50Ωストリップラインで間隔=3×線幅ならニアエンドクロストーク≒0.5%。50Ωマイクロストリップで同条件なら≒1%。ストリップライン/完全埋め込みマイクロストリップのファーエンドクロストーク≒0。マイクロストリップのファーエンドクロストーク極性は負で大きめ（誘導結合＞容量結合）。

間隔配線

本設計では高速差動線差動インピーダンス100Ω。Si9000フィールドソルバーで線幅/間隔/幅=8mil/10mil/8mil算出。線幅広いほど減衰小、10mil間隔で100Ω維持。この差動線はBGAチップエリア外で適用。クロストーク低減のため、差動ペア間間隔≥80mil確保。

インターコネクトチップピン間隔1mm、BGAスルーホールサイズ制約で、BGAチップエリア内差動線幅/間隔/幅=4mil/4mil/4mil。差動インピーダンスも100Ωだが導通損失大。BGAチップエリア進入後すぐに4mil/4mil/4milから8mil/10mil/8milへ変換必要。クロストーク低減のため、BGAエリア内4mil/4mil/4mil差動線も間隔配線方式採用、差動ペア間隔≥50mil確保（図2）。

差動ビア

表面実装結合コンデンサ接続用に特定差動ビアを設定。グランドビアを差動ビア隣に配置し、帰還経路バックフローチャネル提供。4グランドビア設計が最良効果、基板面積制約時は2グランドビアも可。さらにバックドリル、内部パッド除去等で差動ビアのインピーダンス変化低減、クロストークと反射抑制。

TxとRxの同層配線回避

クロストーク低減のため、Tx差動線とRx差動線を別層配線。Tx＝差動線送信端、Rx＝受信端。同層配線必須なら間隔5mm以上確保で安全性担保。

20Hルール

高周波・高速PCBでは、電源層とグランド層でRFエネルギー結合、層間でエッジ磁束漏洩発生、フリー空間へRFエネルギー放射。20Hルール：基板上に高速電流あれば関連電磁場存在。本設計では全配線と基板エッジ距離≥20×線幅、高速差動ビアと電源プレーン切断線距離≥5mm確保。

表面層配線

高周波PCB設計では、マイクロストリップラインとストリップライン間のファーエンドクロストークが比較的大きいため、高速差動線の表面層配線を禁止。本設計では製造工程制約で最大8内部配線層必要。またインターコネクトチップ端子配置制約で、内部層のみではボード内6チップ間インターコネクト差動線接続不可。

参考資料

• HDIについて必ず知っておくべきこと
• 高密度パッケージング技術の歴史
• 成功するHDI PCB設計の3つの鍵
• HDIプリント基板の利点
• PCBCartのフル機能PCB製造サービス - 多彩な付加価値オプション
• PCBCartの高度なPCB実装サービス - 1個から対応