大面積ディスプレイ向けa-IGZO TFTのクリーン・エッチストッパー・ナノレイヤープロセスによる最適化

概要

非晶質インジウム-ガリウム-亜鉛-酸化物（a-IGZO）は次世代LCDバックプレーンの鍵材料ですが、エッチング時の化学感受性が量産への障壁となっています。本研究では、~100 nmのSiOₓエッチストッパー層を導入し、同時に30 nm a-IGZO膜とソース・ドレイン（S/D）電極をエッチングするクリーン・エッチストッパー（CL-ES）プロセスを提示。8.5世代2200 mm × 2500 mmガラス基板上で作製したCL-ES構造は、飽和移動度8.05 cm²/V·s、閾値電圧（Vth）均一性0.72 Vを達成し、従来のバックチャネルエッチ（BCE）設計を上回りました。±30 Vストレス3600秒下で、VthシフトはNBTISで-0.51 V、PBTSで+1.94 Vと、BCE対応品（-3.88 V、+5.58 V）より著しく小さい値を示しました。これらの結果は、CL-ES法で作製したa-IGZO TFTが高い再現性、信頼性、経済性を備え、大面積LCD製造に適することを実証しています。

背景

高解像度・大画面フラットパネルディスプレイの需要増大により、優れた電子移動度を持つ半導体バックプレーンの探索が加速しています。金属酸化物半導体、特にa-IGZOは5-10 cm²/V·sの移動度と10 pA以下のオフ電流を備え、シリコンTFTの魅力的な代替となります[1-4]。しかし、a-IGZOは5マスクBCEプロセスで使用される標準エッチャントに対する弱い化学耐性が普及の妨げとなっています。Al系エッチャントは数秒でa-IGZOを溶解[11-13]、より穏やかなH₂O₂系Cu配線エッチャントでもチャネルを損傷し、化学量論的不均衡、均一性低下、デバイス信頼性悪化を招きます[14-18]。既存の6マスクエッチストッパー（ES）解法は汚染を軽減しますが、マスク数増加、寄生容量増大、開口率低下を招きます[16-18]。最近の5マスクハーフトーンとリフトオフ技術は、活性層が剥離剤とフォトレジスト化学薬品に曝露されるためa-IGZOには適用困難で、歩留まりをさらに低下させます[19-21]。したがって、a-IGZO界面を保護するコスト効率良いマスク効率的プロセスが産業スケーラビリティに不可欠です。

CL-ESアプローチは、標準5マスクBCEワークフローにESLを統合することでこれらの要求を満たします。ESLはa-IGZO層堆積後、S/Dパターニング前に堆積され、チャネルをエッチャント、フォトレジスト、溶媒から保護するナノマスクとして機能。この戦略はa-IGZO界面を保護するだけでなく、a-IGZO膜とS/D金属化の同時エッチングを可能にし、オーバーレイ誤差と寄生容量を低減。結果として、BCEのスループットを維持しながら、エッチストッパー設計の清浄性と性能メリットを両立するバックプレーンが実現されます。

方法/実験

a-IGZOベースTFTバックプレーンの作製

CL-ESプロセスを図1に示します。二層Mo/Cu（30 nm/250 nm）ゲート電極をまず堆積し低抵抗化。ゲート絶縁スタック—Si₃N₄（300 nm）に続きSiO₂（100 nm）—をプラズマCVD（PECVD）で成膜し、Cu酸化阻止とイオン拡散防止。30 nm a-IGZO膜（In₂O₃:Ga₂O₃:ZnO = 1:1:1）を室温スパッタリングし、乾燥空気中330°Cで1時間アニーリングして目標移動度範囲[6-10]を達成。SiO₂エッチストッパー層（~100 nm）を同一パワー・圧力条件でPECVD堆積し、a-IGZO膜との密着界面を確保。ドライエッチング（CF₄/O₂、2000/800 sccm）でESLをパターニング、所望チャネル領域のみ露出。ESLパターニング時にa-IGZOがCF₄プラズマで照射されるため導電化し、その後堆積されるMo/Cu/Mo S/Dスタック（30 nm/300 nm/30 nm、同条件スパッタリング）と固有のオーム接触を形成。選択的H₂O₂-フッ化物エッチャントで余分な金属を除去し、ESLやa-IGZOを損傷せず除去。パッシベーションスタックはSiO₂（250 nm）とSi₃N₄（200 nm）をPECVDで堆積。最後に40 nmインジウム錫酸化物（ITO）画素電極をスパッタリング、乾燥空気中230°Cで1時間アニーリング。全工程で5マスクを使用し、従来BCEワークフローと同一のため既存AM-LCDファブと互換性。比較のため、標準5マスクBCEレシピに従いBCE構造a-IGZO TFTバックプレーンも作製（チャネル厚70 nmでエッチ損失を補償）。

評価

電気測定は室温でKeysight 4082Aパラメトリックテスターで実施。負バイアス温度照明ストレス（NBTIS）はV_GS = -30 V、V_DS = 15 V、60°C、5000 cd/m²照明で3600秒[23]。正バイアス温度ストレス（PBTS）はV_GS = 30 V、V_DS = 15 V、60°Cで同時間[24]。8.5世代基板上の42ランダムポイントで測定し均一性を評価。

結果と考察

図2はCL-ES作製フローを示し、ESLナノマスクがa-IGZOチャネルをエッチャント曝露から保護しながらS/D同時エッチングを可能にし、オーバーレイ工程と寄生容量を削減。SEM像（図3）で、CL-ESデバイスではa-IGZO膜とS/D電極間にESLが存在し、BCEデバイスではa-IGZOチャネルがパッシベーション層直下にあることを確認。

電気特性比較（図4）では、CL-ES TFTがVth = -0.8 V、SS = 0.18 V/dec、移動度 = 8.05 cm²/V·sを達成し、BCE TFT（Vth = +0.5 V、SS = 0.77 V/dec、移動度 = 6.03 cm²/V·s）を上回りました。CL-ESチャネル長（~10 µm）は電極間隔ではなくESLパターンで実質的に決定されるため、5 µm BCEチャネルと比較してオン電流がわずかに低い理由を説明。

42測定点での均一性指標（図5）では、CL-ESのVthばらつき0.72 V対BCEの2.14 Vで、ESLが化学汚染とa-IGZO/絶縁膜界面のキャリアトラップ密度を軽減する役割を強調。

信頼性試験でCL-ESの優位性をさらに実証。NBTIS下でVthシフト -0.51 V（CL-ES）対 -3.88 V（BCE）、SS変動は<0.1 V/decで無視可能。PBTSではVthシフト +1.94 V（CL-ES）対 +5.58 V（BCE）、残留オン電流比 88.2% 対 41.3%。これらの結果は、ESLが界面完全性を保持し、ストレス条件下でのトラップ形成を抑制することを確認。

全体として、CL-ESプロセスはBCEのマスク数とデバイス面積を維持しながら、優れた均一性、移動度、ストレス耐性を実現。この性能と製造性の両立により、CL-ESは次世代大面積LCDバックプレーンの実用的解決策となります。

結論

クリーン・エッチストッパー（CL-ES）プロセスは、100 nm SiO₂ ESLを5マスクa-IGZO TFTワークフローに統合し、BCEのスループットを維持しながらチャネルの化学曝露を排除。得られたバックプレーンは、2200 mm × 2500 mm基板上でVth分布0.72 V、移動度8.05 cm²/V·s、SS 0.18 V/decを示します。信頼性試験では3600秒後、NBTISで-0.51 V、PBTSで+1.94 VのVthシフト、最小SSドリフトで安定性向上を確認。化学耐性のボトルネックを克服し、CL-ES技術は経済的実行可能な高解像度大画面LCD量産への道を開きます。

略語

a-IGZO:

非晶質インジウム-ガリウム-亜鉛-酸化物

AM-LCD:

アクティブマトリクス液晶ディスプレイ

BCE:

バックチャネルエッチ

ESL:

エッチストッパー層

GOA:

ゲートドライバオンアレイ

NBTIS:

負バイアス温度照明ストレス

PBTS:

正バイアス温度ストレス

SiNx:

窒化シリコン

SiOx:

酸化シリコン

SS:

サブスレッショルドスイング

TFT:

薄膜トランジスタ

TN LCD:

ツイステッドネマチック液晶ディスプレイ