ALD ZnO電荷トラップ層を用いたa-IGZO TFTメモリの電圧極性依存プログラミング

概要

アモルファスIn-Ga-Zn-O（a-IGZO）薄膜トランジスタ（TFT）メモリは、将来のシステムオンパネル応用に向けて注目を集めていますが、通常消去効率が悪いという課題があります。本論文では、原子層堆積（ALD）法で作製したZnO電荷トラップ層（CTL）を持つa-IGZO TFTメモリの電圧極性依存プログラミング挙動を調査しました。作製直後のデバイスは、正のゲートバイアスだけでなく負のゲートバイアスでも電気的にプログラム可能な特性を示します。特に負のゲートバイアスでは、正バイアスよりもはるかに高いプログラミング効率が得られます。+13 V/1 μsのゲートバイアスパルスを印加すると、しきい値電圧シフト（ΔV_th）は2 Vですが、−13 V/1 μsではΔV_thが−6.5 Vまで大きくなります。12 V/1 msのプログラミング（P）と−12 V/10 μsの消去（E）の条件下では、10³回のP/Eサイクルで7.2 Vという大きなメモリウィンドウが達成されます。O₂雰囲気およびN₂雰囲気でアニールしたZnO CTLと堆積直後のものを比較した結果、酸素欠陥（V_O）関連の欠陥がTFTメモリデバイスの双極性プログラミング特性を支配していることが明らかになりました。正のゲート電圧でのプログラミングでは、電子がIGZOチャネルからZnO層に注入され、一価電離酸素欠陥（V_O⁺）および二価電離酸素欠陥（V_O²⁺）の深い準位に優先的にトラップされます。一方、負のゲート電圧でのプログラミングでは、中性酸素欠陥（V_O）から電子が浅いドナー準位のために容易にデトラップされ、チャネルへトンネルバックします。これにより、正電荷を持つ電離酸素欠陥が追加で形成されることで、高効率な消去が実現されます。

背景

アモルファスインジウム・ガリウム・亜鉛・酸化物（a-IGZO）ベースの薄膜トランジスタ（TFT）は、優れた均一性、低温プロセス、可視光透過性、高い電子移動度などの特性により、フレキシブルかつ透明な電子システムへの応用が広く研究されてきました。さらに、a-IGZO TFT不揮発性メモリも提案されており、不揮発性データ記憶機能によってa-IGZO TFTデバイスの用途が拡大しています。不揮発性メモリデバイスの典型的なアーキテクチャとして、フローティングゲート型a-IGZO TFTメモリが近年精力的に研究されています。これまで、誘電体、金属ナノ結晶、半導体材料など、さまざまな材料がフローティングゲート（電荷蓄積媒質）として探索されてきました。a-IGZOは本来n型半導体であり、負のゲートバイアス下ではホール反転がほとんど実現されないため、a-IGZO TFTメモリは通常、消去効率が悪いという問題があります。つまり、ほとんどのa-IGZO TFTメモリは、チャネルからのホール注入による電気的消去ができません。しかし、Zhangら[21]は、a-IGZOを電荷トラップ層（CTL）とチャネル層の両方に用いたTFTメモリを作製し、電気的なプログラミング/消去特性と良好なデータ保持特性を示しました。一方、Yunらは異なる組成のIGZO CTLを持つa-IGZO TFTメモリの特性を調べ、CTLのスパッタ堆積時のO₂分圧（P_O2）を上げるとメモリウィンドウが減少することを明らかにしました。また、Bakらはさまざまな導電性を持つZnO CTLを用いたa-IGZO TFTメモリの性能を報告し、ZnO CTLのバンドギャップ構造の電子的性質の最適化が、高機能酸化物TFTメモリの実現において最も重要な要因の一つであると推測しました。前述の酸化物半導体CTLベースのa-IGZO TFTメモリは優れた電気的プログラミング/消去速度を示しますが、それらのデバイスの双極性プログラミング特性は報告されておらず、酸化物半導体のCTLにおけるさまざまな電荷の捕獲プロセス、特に正電荷のトラップについてはまだ明確になっていません。

本研究では、ALD法で堆積したZnO膜をCTLとして用い、双極性プログラム可能なa-IGZO TFTメモリを作製しました。堆積直後のZnO CTL、O₂アニールしたZnO CTL、N₂アニールしたZnO CTLを持つTFTメモリデバイスの双極性プログラミング特性を比較することで、ZnO層におけるさまざまな電荷の捕獲プロセスについて議論しました。その結果、酸素欠陥関連の欠陥がa-IGZO TFTメモリデバイスの双極性プログラミング特性を支配していることが明らかになりました。

実験方法

抵抗率0.001〜0.005 Ω·cmのp型Si（100）ウェーハを標準的なRCA洗浄プロセスで洗浄し、デバイスのバックゲートとして使用しました。その後、250℃で35 nmのAl₂O₃、200℃で20 nmのZnO膜をALD法で順次堆積し、それぞれTFTメモリのブロッキング層とCTLとしました。なお、ZnO膜の平方平均平方根（RMS）粗さは0.553 nmでした。その後、フォトリソグラフィとウェットエッチングでZnOのCTLをパターニングしました。続いて、8 nmのAl₂O₃トンネル層をALD法で成長させました。ZnOとAl₂O₃の膜成長には、それぞれジエチル亜鉛（DEZ）/H₂OとTMA/H₂Oを前駆体として使用しました。その後、室温でInGaZnO₄ターゲットを用いた高周波マグネトロンスパッタリング法により、40 nmのa-IGZO膜をチャネル層として堆積しました。幅（W）/長さ（L）= 100/10 μmのアクティブチャネルをフォトリソグラフィと希塩酸エッチングで形成しました。ソース/ドレイン電極にはTi/Au（30 nm/70 nm）を電子ビーム蒸着とリフトオフプロセスで形成しました。最後に、全デバイスを250℃のO₂雰囲気で5分間アニールして特性を改善しました。電気特性評価は、半導体パラメータアナライザ（Agilent B1500A）を用いて室温で行いました。しきい値電圧（V_th）は、ドレイン電流がW/L×10⁻⁹ Aになるゲート電圧と定義しました。ZnO膜のキャリア濃度は、ホール効果測定（Ecopia HMS-3000）により室温で求めました。

結果と考察

図1は、作製したa-IGZO TFTメモリデバイスの正バイアスおよび負バイアスプログラミング時の概略図を示します。電気的プログラミング時、バックゲートに電気パルスを印加し、ソース/ドレイン電極を接地します。図2は、作製直後のメモリデバイスのさまざまな条件下でのプログラミング特性を示します。作製直後のメモリデバイスは、オン/オフ電流比（I_on/I_off）が1.5×10⁷、電界効果移動度が7.1 cm² V⁻¹ s⁻¹、サブスレッショルドスイング（SS）が0.67 V/decを示します。80 ms間、さまざまな正バイアスでプログラミングした場合、I_d–V_g曲線はプログラミング電圧の関数として正バイアス方向に徐々にシフトし、作製直後のデバイスに対するV_thシフト（ΔV_th）は、プログラミング電圧を8 Vから13 Vに増加させると1.3 Vから4.8 Vに増加し、12 Vで飽和挙動を示します（図2a）。このような顕著なΔV_thは、n型a-IGZOチャネルから相当量の電子がZnO CTLに注入されることを示唆しています。また、プログラミング電圧を13 Vに固定した場合、プログラミング時間を1 μsから30 msに延ばすと、ΔV_thが2 Vから3.1 Vにゆっくりと増加します（図2c）。興味深いことに、作製直後のメモリデバイスを負のゲートバイアスでプログラミングすると、V_thが負バイアス方向に顕著にシフトします（図2b）。一定のプログラミング時間80 msで、プログラミングバイアスを−8 Vから−13 Vに増加させると、ΔV_thが−5.2 Vから−7.4 Vに拡大します。作製直後のメモリデバイスを−13 Vで1 μsプログラミングしても、ΔV_thが−6.5 Vという大きな値を示します（図2d）。これは、CTLから非常に多くの電子がデトラップされ、大量の正電荷が残留することを意味します。

ZnO層の電荷トラップ効果を理解するために、ZnO CTLを持たないa-IGZO TFTを制御デバイスとして作製し比較しました。図3は、制御デバイスをさまざまな正負のバイアスでプログラミングした際の伝達特性を示します。プログラミング電圧の極性や振幅に関わらず、制御デバイスでは明確なΔV_thは観察されませんでした。これは、メモリデバイスで観察された明確なΔV_thがZnO CTLに起因することを示しています。一方、IGZOは本来n型半導体であるため、正のゲートバイアス（例：+9 V）ではIGZOチャネルの電子が容易にZnO CTLに注入されます。しかし、負のプログラミングバイアスをゲート電極に印加すると、a-IGZOチャネルは空乏化傾向にあり、ホール伝導はほとんど達成されません[15]。この場合、デバイスはチャネルからのホール注入によるプログラミングができず、電気的プログラミングの唯一の可能性は、作製直後のZnO CTLに内在する電子のデトラップによって実現されます。実際、実験結果はデバイスが負のゲートバイアスで容易にプログラム可能であることを示しています（図2d参照）。図4は、メモリのプログラミング/消去（P/E）サイクル数に対する耐久特性を示します。11 V/1 msプログラミングと−9 V/10 μs消去の条件では、10³回のP/Eサイクルで3.7 Vのメモリウィンドウを示します。さらに、12 V/1 msプログラミングと−12 V/10 μs消去では、10³回のP/Eサイクルで7.2 Vという大きなメモリウィンドウが達成されます。表1は、さまざまなa-IGZO TFTメモリのプログラミングおよび消去特性を比較したものです[14, 22, 23]。他のデバイスと比較して、本デバイスはプログラミング効率では顕著な優位性はないものの、より低いバイアス（−12 V）とより短い時間（10 μs）ではるかに高い消去効率を示します。

作製直後のZnO CTLからデトラップされる電子の起源を明らかにするため、さまざまな後処理を施したZnO CTLをa-IGZO TFTメモリデバイスで比較しました。図5は、異なる処理を施したZnO CTLを持つデバイスのプログラミング電圧に対するΔV_thの依存性を示します。堆積直後のZnO CTLとN₂アニールしたZnO CTLを持つメモリデバイスでは、電圧極性に関わらず、プログラミング電圧の上昇に伴いΔV_thが同様の傾向で増加することが観察されます。一方、O₂アニールしたZnO CTLを持つメモリデバイスでは、同じプログラミング条件下でΔV_thの絶対値が大幅に減少します。例えば、13 V/80 msおよび−12 V/1 μsのプログラミングパルスでは、ΔV_thの絶対値がそれぞれ2 Vと3 V減少します。さらに、O₂アニールしたZnO CTLでは、正負両方のゲートバイアスで飽和プログラミング挙動が観察されます。これはCTL内のトラップ数が限られていることに起因するはずです。要するに、250℃でのO₂アニールはZnO膜内のトラップ中心の数を減らし、電荷トラップ容量の低下を招きます。

後処理がZnO膜の特性に与える影響を調べるため、堆積直後のZnO膜と処理後のZnO膜をホール効果測定とXPSで評価しました。図6に示すように、250℃でN₂アニールしたZnO膜のキャリア濃度は4.4×10¹⁹ cm⁻³で、堆積直後のZnO膜（4.5×10¹⁹ cm⁻³）とほぼ同等です。一方、250℃でO₂アニールしたZnO膜では、キャリア濃度が1.8×10¹⁸ cm⁻³まで著しく低下します。n型ZnO半導体膜の固有ドナーは酸素欠陥であると報告されています[24]。Kwonらも、ALD ZnO膜のO/Zn原子比が堆積温度を70℃から130℃に上げると0.90から0.78へ徐々に減少することを報告しています[25]。これはALD ZnO膜に酸素欠陥が存在することを示しています。したがって、O₂アニールによるキャリア（電子）濃度の低下は、ZnO膜内の酸素欠陥の減少に関連していると考えられます。さらに、堆積直後のZnO膜とO₂またはN₂でアニールしたものの高分解能O1s XPSスペクトルを解析しました（図7）。脱畳み込みされた3つのピークは、530.0 eV、531.6 eV、532.4 eVに中心があり、それぞれZn²⁺と結合したO²⁻イオン（O1）、酸素欠陥（O2）、化学吸着酸素元素（–OHなど）（O3）に対応します[26]。堆積直後のZnO膜と比較して、O₂での後アニールではO2の相対割合が2.1%減少します。一方、N₂アニールしたZnO膜では、O2の相対割合はほぼ変化しません。これらの結果は、O₂アニールがZnO膜中の酸素欠陥をパッシベートできるが、N₂アニールではできないことを示しており、酸素欠陥とキャリア濃度の相関をさらに裏付けています。

以上の実験結果から、作製直後のメモリデバイスのプログラミング特性は、ZnO CTL内の酸素欠陥関連欠陥の濃度によって支配されていると結論付けられます。つまり、ZnO膜中の酸素欠陥が、正負両方の電荷のトラップ中心として主に機能します。ZnO中の酸素欠陥関連欠陥には、中性酸素欠陥（V_O）、一価電離酸素欠陥（V_O⁺）、二価電離酸素欠陥（V_O²⁺）があり、それらのエネルギー準位はZnOの伝導帯底からそれぞれ0.02〜0.04 eV、0.3〜0.45 eV、0.61 eV下に位置すると報告されています[27, 28]。本実験では堆積直後のZnO膜が高い電子濃度を示すため、浅いドナーとして働く中性酸素欠陥（V_O）の濃度が、電離酸素欠陥（V_O⁺およびV_O²⁺）の濃度よりもはるかに高いはずです。正のゲートバイアスでのプログラミングでは、a-IGZOチャネルの蓄積層内の電子がファウラー・ノードハイム（F-N）トンネル機構によってZnO層に注入されます。これは、図2aでプログラミング電圧の増加に伴ってΔV_thが増加することからも裏付けられます。これらの電子は、V_O⁺とV_O²⁺の深い準位に優先的にトラップされると考えられます（図8a参照）。これにより、V_thが正バイアス方向にシフトします。もちろん、酸素欠陥以外の欠陥も電子を捕獲する可能性があります。しかし、実験データは酸素欠陥が電子トラップだけでなく正電荷捕獲においても重要な役割を果たすことを示しています（図5参照）。負のプログラミング電圧では、作製直後のZnO CTL内の中性酸素欠陥（V_O）が最も浅いエネルギー準位のために優先的に電子を供与し[27, 28]、放出された電子がZnO CTLからチャネルへトンネルすることで、正電荷を持つ酸素欠陥（例：V_O⁺）が形成されます（図8b参照）。これにより、V_thが負バイアス方向にシフトします（図2b参照）。さらに、堆積直後のZnO CTLには中性酸素欠陥（V_O）の濃度が高いため、作製直後のメモリデバイスは正ゲートバイアスよりも負ゲートバイアスではるかに高いプログラミング効率を示します。例えば、−13 Vで1 μsプログラミング後のΔV_thの絶対値は6.5 Vに達します（図2d参照）が、+13 Vで1 μsプログラミング後ではΔV_thは2 Vにとどまります（図2c参照）。これは、前者が主にV_Oの濃度によって決まり、後者がV_O⁺とV_O²⁺の濃度によって支配されるためです。

結論

要約すると、ALD法で堆積したZnO CTLを用いた双極性プログラム可能なa-IGZO TFTメモリを作製しました。正のゲートバイアスでのプログラミングと比較して、負のゲートバイアスでのプログラミングの方がはるかに高い効率を生み出します。これは、電圧極性依存プログラミング時に異なる酸素欠陥が作用するためです。つまり、正バイアスプログラミング時の電子トラップにはV_O⁺とV_O²⁺の深い欠陥が鍵を握り、負バイアスプログラミング時にはV_Oの浅い欠陥が主に電子を供与し、正電荷を持つ酸素欠陥の生成をもたらします。

データおよび資料の入手可能性

本稿の結論を支持するデータセットは、本稿内に含まれています。

略語

a-IGZO:

アモルファスインジウム・ガリウム・亜鉛・酸化物

ALD:

原子層堆積

CTL:

電荷トラップ層

TFT:

薄膜トランジスタ

XPS:

X線光電子分光法