包括的CMOS BEOLプロセス監視のための拡張プラズマ誘起帯電検出器

要旨

本研究では、先進CMOS BEOLプロセス中のウェハ全体におけるプラズマダメージの可能性を監視するため、検出範囲を拡大した改良型プラズマ誘起帯電（PID）検出器を提案します。拡張キャパシタを持つプラズマ誘起ダメージパターン用の新しいアンテナ設計を調査。新規PID検出器を採用することで、検出器の最大帯電レベルが向上しました。

はじめに

近年、半導体プロセス技術の進化は大規模集積回路のクリティカルディメンションを縮小し続けています。先進FinFETロジックプロセスは、より多機能で強力なSiチップにトランジスタをより密に詰め込むため、より複雑になっています。プラズマによる反応性イオンエッチング工程は、高アスペクト比構造の実現に不可欠であり、高集積回路には必須です。45nm以降のCMOS技術ノードでは、トランジスタゲートが従来のポリシリコンゲート/二酸化シリコンからHigh-kメタルゲートスタックに変更。この変更によりデバイスはプラズマ誘起ダメージに対してより感受性が高く、High-k誘電体層に予期せぬ潜在的ダメージを与える可能性があります。最先端FinFET製造プロセスでは、エッチング、堆積、洗浄など多数のRFプラズマ工程が不可避であり、プラズマ誘起帯電イベントの頻度が高まっています。金属構造には正負両方の帯電が発生し得ます。これらの電荷が、既存の金属配線、ビア、コンタクトで構成される導電パスを流れる際、回路の脆弱な部分、特にトランジスタゲート誘電体を通じて望ましくない放電が起こると、重大な信頼性懸念となります。例えば、ドライエッチング工程では、反応表面での散乱入射イオンとスパッタ物質がバルクフィンにより多くの欠陥を生じさせます。プラズマ帯電イベントが回路に不可逆的ダメージを与えるのを防ぐため、金属構造のサイズを制限する設計ルールが設けられています。別のPID緩和例として、保護ダイオードを使用し、プラズマ帯電電流を感度回路から迂回させる方法があります。インシチュスチーム生成（ISSG）ゲート酸化膜の導入がプラズマダメージ耐性向上に寄与との報告。さらに、チャンバーのトリミングとPECVD-Ti堆積プロセスの修正もプラズマ誘起ダメージ緩和に有効との報告。しかし、これらの多くは回路設計柔軟性への望ましくない制限やプロセストレードオフを伴います。

従来、オンワファーテストパターンでプラズマ誘起ダメージ（PID）レベルを監視。最も一般的で広く使用されるオンワファーPID監視パラメータは、大型アンテナ構造を持つトランジスタゲートの絶縁破壊までの時間（TDDB）特性。ゲート誘電体層の潜在ダメージは、電圧/電流ストレス試験下でのゲート誘電体層劣化測定で明らかにできます。したがって、これらのパターンはプラズマプロセスに関するリアルタイムフィードバックを提供できません。先行研究では、先進FinFET技術でオンワファープラズマ誘起帯電効果検出器を実証。PID検出器は容量結合構造を用いてフローティングゲートに応答を誘起。したがって、従来のPID検出器のようにゲート誘電体層にダメージを与えません。これらの新検出器では、シフトするI-V曲線を測定することで、アンテナゲート上の電荷の強度、持続時間、極性の両方を検出可能。しかし、これらの検出器は、特定記録サイトでのプラズマ強度が臨界レベルを超えると飽和効果の影響を受けることが判明。PID検出器のダイナミックレンジを拡張するため、本研究では新しいアンテナゲート設計を調査し、センシングレンジの拡大を実証しました。

方法

アンテナノードに接続された寄生容量を持つプラズマ誘起ダメージ（PID）検出器の3D概略図を図1aに示す。PID監視構造とは異なり、この検出器は長いコンタクトスロットを用いてアンテナ電圧をフローティングゲートに容量結合。断面TEM写真を図1bに示す。図に示すように、電荷を集めるコンタクトスロットがフローティングゲートに容量結合されています。

図2は、これらの検出器から記録された12インチウェハ全体での閾値電圧分布を比較。負の閾値電圧シフトは、アンテナに負電荷が集まり、正電荷がフローティングゲートに引き込まれ、負の閾値電圧シフトを生じたことを示します。アンテナ面積が増加すると、総容量の上昇により全体的なアンテナ電圧が低下し、したがってVtシフトが小さくなることが判明。

図3aに、PID検出器の基本動作原理を説明するフローチャートを概説。プラズマ電荷（QAnt）がアンテナに集まると、アンテナゲート電位VAntが変化。VAntがフローティングゲート（FG）に結合し、電子のFGへのトンネリング出入りを促進。プラズマプロセス後、これらの検出器のVtはQAntの極性に基づきより負またはより正になります。Vtは、図3bにパラメータを示すFNトンネリング電流モデルで計算可能。

図4に、FGベースPID検出器のすべての可能な容量を図解。図5から、アンテナ面積増加に伴いΔVtが飽和傾向になることが判明。VAntが最大レベルに達すると、電圧レベルが高すぎるためQAntが漏れ出し始めます。プラズマフラックスレベルが検出器限界を超えないよう、アンテナ容量を追加ローディングキャパシタで意図的に増加させ、総容量におけるアンテナ容量の割合を減らします。

図6aに従来報告されたインシチューPID検出器の2D構造、および追加キャパシタ実現の3構造を示す。それらは、金属層の大きなオーバーラップ面積で総容量を増加させるMOMキャパシタ（図6b）、金属ゲート長を調整して容量を増加させるSTIキャパシタ（図6c）、金属ゲートとコンタクトのオーバーラップ面積で追加キャパシタを形成するサイドウォールキャパシタ（図6d）。

実験結果と考察

図7は、3種類のローディングキャパシタ追加時の総容量対アンテナ比の比較。アンテナ比が1Kより大きい場合、総容量はアンテナ容量が支配的。

追加ローディング容量がアンテナ容量と比較可能になると、総容量がローディングキャパシタの影響を受けるようになります。アンテナが集める最大電荷量は固定されているため、総容量を増加させるとΔVはΔQ=CΔVに従い減少すると期待されます。したがって、プラズマ帯電レベルが元の限界を超えたときの飽和効果を防ぐため、検出範囲の感度を抑制できます。AR=10のデバイスで、異なるSTIキャパシタを持つもののドレイン電流特性を図8で比較。より大きなローディングキャパシタ追加時、総容量におけるアンテナ容量の割合が減少。同じプラズマ帯電フラックス下では、一定期間後の総プラズマ電荷はアンテナ面積に比例。したがって、全体容量が増加するとVAntが低下し、高プラズマフラックスレベルの検出が可能になります。図8に示すように、追加ローディングキャパシタを持つ試料ではI-V曲線のシフトが小さくなります。

AR=1Kで異なるサイズのMOM、STI、サイドウォールキャパシタを持つ試料の閾値電圧ボックスチャートを図9で比較。ローディング容量増加に伴い、平均的に閾値電圧シフトが減少。実験設計では、STI構造によるCLが小さすぎて帯電レベルへの影響が示せませんでした。図10の比較で、3通りのローディングキャパシタ追加が、プラズマ帯電への平均応答を効果的に減少させることも示唆。追加ローディングキャパシタはPID検出器の検出範囲を拡大することに成功、ただし検出器感度は低下。プラズマ帯電レベルの広範囲検出のため、異なるレベルのCLを持つ一連のPID検出器を1Dアレイで設計し、高低両端のプラズマ帯電レベルを検出可能。

結論

本研究では、PID監視検出器上のプラズマ誘起帯電レベルのセンシング範囲を拡張する新しいアンテナゲート設計を調査。ローディングキャパシタを追加することで、電荷漏洩の対象となる高アンテナゲート電圧を防止し、より高いレベルの帯電レベルをPID検出器で記録可能に。この新規設計は、先進CMOS BEOLプロセスにおけるプラズマ帯電レベルの検出範囲を効果的に拡大します。

データと材料の入手可能性

該当なし。

略語

PID:

プラズマ誘起ダメージ

Vt:

閾値電圧

QAnt:

アンテナ上の電荷

VAnt:

アンテナ電圧

MOM:

Metal-Oxide-Metal

AR:

アンテナ比

CL:

ローディング容量

CP:

寄生容量

CAnt:

アンテナ容量