エッチングパラメータがGe/Si FinFETチャネル製造とデバイス性能に及ぼす影響

要旨

SOI基板上へのGeフィン構造形成時、ドライエッチングプロセスを慎重に制御する必要があることがわかった。制御不十分だとGe過剰エッチングや望ましくないGeフィンプロファイルを招く。エッチングプロセスが適切に制御されない場合、最上部のGe/SOI構造がエッチングされ、Siフィン層のみが残る。この場合、デバイスは異常特性を示す。エッチングプロセスはデバイス微細化とパッケージングにおける重要ステップとして浮上しており、集積密度向上とデバイス性能改善の試みに影響する。したがって、プラズマ反応器の運転最適化をシミュレーションを通じて行い、プロセスパラメータの調整だけでなくハードウェアの改良も行うことが提案される。更新された製造パラメータを用いてGeジャンクションレスデバイスを開発する予定である。また、熱アニールサイクルプロセスを適用して界面のミスフィット転位を除去またはスレッディング転位を低減し、高品質なエピタキシャルGe層の浮遊構造取得を目指す。

背景

半導体デバイスの応答速度向上と消費電力削減の一手法は、高キャリア移動度半導体の使用である。その例としてGe、およびその合金・化合物が挙げられる。しかし、異なる半導体層を半導体基板上に積層して構造を形成する場合、問題が生じることがある。例えば、基板と上層半導体の格子サイズ差が転位を引き起こし、デバイス性能に悪影響を及ぼす可能性がある。従来、Si基板を含むGeベース半導体デバイス製造では、Si基板上に厚いバッファ層または犠牲層（例：Si/Geバッファ層）を形成し、その上にGeエピタキシャル層を成長させる。その後、異方性と等方性エッチングを順次実施してバッファ層の一部を除去し、Geエピタキシャル層を保持する。VLSIデバイスには高駆動電流、低オフ状態リーク電流、低電源電圧が求められ、高性能（低待機電力と動的電力低減）を確保するためである。現在、歪み強化移動度、High-k/メタルゲート、22 nmノードでの三次元（3D）デバイスアーキテクチャ[1]などが、SiチャネルCMOSデバイスの継続的スケーリングに用いられている技術である。高移動度などの特性に加え、ゲートオールアラウンド（GAA）[2]や超薄膜ボディFET[3]などの新デバイスアーキテクチャが、サブ10 nmノードでの静電制御改善に必要とされる。GeベースGAA pFET[4]とnFET[5]（反転モード：INV動作）が実証されている。しかし、Ge INVデバイスでは、低ドーパント溶解度、急速なドーパント拡散、低熱予算によりジャンクション形成が重大課題である。これらを解決するため、ソース/ドレイン（S/D）領域と同じキャリアタイプの高濃度ドープチャネルを用いるジャンクションレス（JL）デバイス[6]が代替として提案されている。しかし、トランジスタの急速なスケーリングには、現代トランジスタに追いつく新たなより効果的デバイス開発が必要である。近年、JL-FETが次世代トランジスタとして有望視されている。JL-FETは基本的に抵抗体であり、ゲートにより移動キャリア密度を制御できる。オン状態では、チャネル領域の比較的高いドーピング濃度により大きなボディ電流が流れ、表面蓄積電流がこれに加算される。JL-FETのドーピングレベルは適切な駆動電流達成のために高くする必要があるが、デバイス断面は十分小さく、オフ状態にできる必要がある。しかし、高濃度ドープJL-FETでは、キャリアが著しい不純物散乱を受け、駆動電流が著しく劣化する[7]。さらに、JL-FETはINVデバイスと対照的に、製造が簡単、高電荷移動度、低ゲート容量という利点がある[8-12]。最近、ゲルマニウムオンインシュレータ基板とバルクSi上で、ダブルゲート[13]とボディタイドトリゲート[14]のGe JL-FET pMOSFETが実証された。

マイクロエレクトロニクスデバイスが縮小し続け、プロセス要件がますます厳しくなる中、プラズマモデリングとシミュレーションは、プラズマ反応器の設計、制御、最適化ツールとしてますます魅力的になっている[15]。長さと時間スケールの格差に基づき、プラズマプロセス挙動をシミュレートするいくつかの技術が用いられる。シミュレーション技術の一つである計算流体力学（CFD）は、エンジニアリング設計特徴の流れ場予測と実験限界の外挿に広く用いられる。そのモデリングは流れ混合現象の調査に適用されてきた[16]が、エッチングプロセスへの適用研究は稀である。したがって、本研究ではエッチングプロセス向けプラズマ反応器の熱流場を詳細に特性評価し、実験に有益な数値パラメータを導出することを提案する。

本研究では、デバイス統合のためにSiおよび他の合金半導体上に浮遊エピタキシャルGe層を形成するエッチングを実施した。シミュレーション結果は実験で検証されるため、初期・境界条件および数値モデルパラメータを修正してデータ信頼性を高める。実験とシミュレーションにより最適パラメータを取得し、エッチング技術を改善し、より高い製造プロセス品質と低コストでこのトランジスタ開発を完遂することを期待する。

手法/実験

出発基板は、70 nm厚トップSi層（p型、9-18 Ω·cm）を持つSOIウェハ。RCA標準洗浄1（SC-1）とSC-2で有機物、不要金属、パーティクルを除去後、純水すすぎとN₂乾燥。Ge膜は低圧CVDエピタキシャルリアクター（Epsilon 2000, ASM）で、10% GeH₄を前駆体として成長。キャリアガスは水素。Ge膜堆積前に、850℃、10 Torrでin situ HCl前処理を実施しウェハ表面を調整。その後基板温度を400℃に変更し、10% GeH₄でSOIウェハ上にGe膜を成長。堆積Ge膜厚はTEM（熱電子ショットキー型、0.5-200 kV）で決定。Ge膜結晶性はXRD解析（D8A, Bruker, CuKα、λ=1.5408 Å、20-70°）で評価。Ω-2θスキャンをX'Pert MRD（PANalytical）システムで(004)回折ピーク周辺で実施。二重Ge{400}チャネルカット結晶コリメータでCuKα1放射を選択。標準XRD測定では試料を水平固定し、X線源と検出器アームをθ-θモードで移動。相互空間マッピングを中分解能モードで上記コリメータを用いて実施；検出器アーム前のシンチレーションカウンター前に0.4 mm幅スリットを配置。Ge層厚はエリプソメトリー測定（M2000, J.A. Woollam Co.、λ=193-1690 nm）で決定。フィンはCl₂/HBrガスを用いた異方性プラズマエッチングで形成。ZrO₂/TiNゲート形成後、S/DにB（1×10¹⁵ cm⁻²、15 keV）をイオン注入し、550℃、30秒の急速熱アニールで活性化。

ゲルマニウム高選択性ドライエッチングメカニズム

電子と中性粒子反応は等方的、イオン反応は高度に方向性を持ち、印加バイアスに依存する。バイアスパワー調整により、イオンを所望方向に加速しエッチング反応を補助できる。一般にBrはSiと自発反応せず、反応にはエネルギッシュなイオンが必要とされる。イオンアシストされたBrとCl原子は、活性化下でGeやSi原子と自発反応し、揮発性生成物GeBr₄、GeCl₄、SiBr₄、SiCl₄を形成し、基板表面から脱離・排気される。BrによるSiのイオンアシスト化学反応は高度に異方性であることが示されている。バイアスパワー変化でHBrを用いるとより高い垂直エッチレートが得られ、Cl₂へのHBr添加がエッチレート向上を確認している[17]。Cl系とBr系プラズマはイオンアシスト機構でGeとSiをエッチングするため、Br⁺、Br²⁺、HBr⁺、Cl⁺、Cl₂⁺などのイオンエネルギーは基板ホルダバイアスで制御可能。トップ表面エッチングとネッキング領域の両方で、バイアスパワー変化による横方向エッチレートの顕著な変化はない。HBr混合ガスでエッチングしたフィン構造では、ネッキング領域でアンダーカットが見つかった。これはGe/Si界面に沿った欠陥により横方向エッチングが促進されるため。またマスクも、イオンフラックスによるサイドウォール衝撃により形状進化に影響を与える可能性がある。この現象はプロファイルが深くなるにつれ、横方向イオン速度成分が増大するにつれ増幅される。HBrプラズマエッチングプロセスの高い角度依存性[18]により、Ge/Si界面ではミスフィット転位に由来する部分的に結合した原子と、比較的弱いGe-GeおよびGe-Si結合により、結晶構造が比較的弱いと結論付けられる。HBr/Cl₂比とバイアスパワーを調整することで、Geデバイス製造中にさまざまなタイプのフィン様構造が得られる。GeとSiのエッチング特性は非常に似ている。Siをエッチングするガスは通常、Geをより高いレートでエッチングする。GeとSiの結合強度はGe-Ge=263.6±7.1 kJ mol⁻¹、Si-Si=325±7 kJ mol⁻¹と示されている[2]。異なるバイアスパワーを印加し、イオンの方向性加速により垂直エッチレートを調整。ゲートスタックプロセス後に画像記録。垂直エッチレートは酸化物基板に対する膜高さから計算。横方向エッチレートはフィンの2部分、トップ表面での横方向エッチングとGe/Si界面近くのネッキング領域でのエッチングから決定。要約すると、バイアスパワーがエッチングプロセスで最も重要なパラメータであり、デバイス特性に影響することが実験的に判明した。

本研究の全エッチングプロセスは、Lam ResearchのTCP 9600反応器で実施。これはトランスフォーマー結合プラズマ反応器で、コイル（上部電極）パワーと基板（下部電極）バイアスを独立制御可能。ヘリウムバックサイド冷却を導入し、基板温度をより効果的に制御。試料を6インチSiキャリアウェハに真空グリスでマウントし、エッチングチャンバーに導入。HBr/Cl₂ケミストリーを異方性エッチングに利用。プロセス圧力は10 mTorrで制御。詳細な実験セットアップと条件はHsuらの研究[4]に記載。

物理モデル

CFDを用いて反応器内部情報にアクセスし、チャンバー内の高いクヌーセン数により滑り境界条件で層流とみなす（図1）。本シミュレーションでは、プラズマ熱流を運動量方程式で混合物として扱い、粒子輸送を種支配方程式で、化学反応をサセプター壁で考慮する。シミュレーション用モデルケースを図3に示す。入口ガスは塩素（Cl₂）と臭化水素（HBr）の混合物。入口混合流速は0.026 m/s、温度333 K。サセプターとチャンバー壁は動作温度473 Kに加熱。これらプラズマ流は電位バイアスにより駆動され、サセプター表面で均一、再現性を持って化学反応し、最終的に反応器から排出される。CADソフトでソリッドモデリング構築後、50,000ノードの構造化グリッドでメッシュシステムを構築（図3）。スカラー量φの輸送に関する過渡保存方程式は、任意制御体積Vに対して積分形で以下のように示される[19]：

プラズマ反応器数値シミュレーションの物理モデル。 a 規定境界条件付き反応器チャンバースケッチ。 b 数値シミュレーション用メッシュシステム

ここでρは密度、\(\vec{v}\)は速度ベクトル、\(\vec{A}\)は表面積ベクトル、Vは体積、Γはφの拡散係数、S_φは単位体積当たりのφ源項。記号φは連続式では1、u, v, wはX, Y, Z方向の運動量方程式、Ciは反応器チャンバー内の種輸送方程式にそれぞれ置き換えられる。式(1*)は有限体積法アプローチで一般化座標系で表現可能。境界条件と組み合わせると、式(1*)は線形化され、計算領域で代数方程式セットとして表現され、CFD技術でSIMPLEアルゴリズムにより解ける[19]。ほとんどの半導体製造デバイスは大気圧遠く下で動作することに注意。このような低圧では流体流れは滑り領域にあり、速度と温度に通常用いられる非滑り境界条件はもはや有効でない。本プラズマ流は非常に低圧で滑り領域にあり、自由分子流と連続体領域の間にある[20]。したがって、速度と温度の滑り境界条件を数値シミュレーションで流体流れモデリングに課す。

半導体材料Si(s)とGe(s)は、加熱サセプター表面で以下の表面反応によりエッチング除去される：

Siエッチングの式(2*.1)(2*.2)、Geエッチングの式(2*.3)(2*.4)で化学反応は類似。したがって、塩素と臭化水素混合物によるSiエッチングプロセスを以下のシミュレーションで示す。

結果と考察

材料キャラクタリゼーション

SOI基板上に形成されたGe層の断面TEM像を図2aに示す。ミスフィット転位がGe/Si界面に存在し、これらがエピタキシャルGe膜を貫通するスレッディング転位を生じる。これらスレッディング転位はGeとSiの熱膨張差を緩和すると考えられる。ほとんどのスレッディング転位は界面から80 nm以内で終了するが、多くは膜表面まで伝播する。SOI基板上のエピタキシャルGe膜にボロンをイオン注入し、その後活性化してドーパント分布と活性化レベルを調べた。Ge層上部130 nm部分では、ボロン活性化率は∼85%（PCOR-SIMSとSRPプロファイル、図2b参照）。Ge/Si界面近くのGe層底部では、欠陥存在とSRP測定限界により正孔濃度が大幅に低下。製造デバイスでは、Ge/Si界面近くの欠陥Geが選択エッチングで除去されるため、チャネルでのPCOR-SIMSとSRP測定は正確であるはず。最大活性化レベル〜3×10¹⁹ cm⁻³は従来の活性化限界と完全に一致。ボロン注入時の低温活性化（550℃）により、寄生Siチャネル近くのS/Dは高抵抗となり（図2）、寄生Si伝導を防止。図3はTiN/ZrO₂/Ge金属-絶縁体-半導体キャパシタ（MISCAP）の容量-電圧（CV）特性を示す。高誘電率誘電体堆積と堆積後アニール中の不安定GeOₓ層形成を防ぐため、NH₃/H₂リモートプラズマ処理により窒化物系材料Ge₃N₄をGe(001)表面界面層として挿入（GeO₂ではない）。ZrO₂層を250℃、20サイクルで原子層堆積。測定CV曲線は1 kHz-1 MHzで周波数分散やストレッチアウトを示さず、一貫性がある。ZrO₂/Ge界面近くにトラップ準位を生成する損失は、少数キャリア生成の熱活性化エネルギーをp-Geバンドギャップエネルギー対応からミッドギャップエネルギーへシフトさせる。等価酸化膜厚（EOT）は0.6 nm、D_it（界面トラップ密度）値はミッドギャップ付近で∼3×10¹² cm² eV⁻¹（低温コンダクタンス法、図4インセット参照）。

a SOI基板上p型GeのTEM像。 b SOI上in situボロンドープエピGe層のSIMSとSRPプロファイル。Ge/Si界面近くの底部欠陥Geで正孔濃度が低い

TiN/ZrO₂/Ge MISCAPのC-V特性、EOT∼0.6 nm

低温コンダクタンス法によるDit測定

反応器運転パラメータのシミュレーション

典型的な定常層流プラズマ流モデルを高速PCでシミュレート。入口ガスは質量分率0.75のCl₂と0.25のHBr混合物。図5aは反応器チャンバー内の低温流入、内部高温、粒子軌跡のコンターを示す。図5bは生成物SiCl₄の質量分率コンターで、サセプター上部で低濃度、サセプター下部から出口にかけて高濃度。また、Cl₂の高質量分率がエッチングで良好な性能を示し、このノウハウは現在のシミュレーションで検証された（図6）。横軸はサセプター上の半径方向位置、縦軸はSiエッチングレート（kg/m²·s）。図6は、入口混合比75% Cl₂と25% HBrでより良いエッチングプロセスが達成され、この混合物を本研究実験で採用したことを示す。

反応器内プラズマパラメータコンター。 a 温度分布と粒子軌跡。 b 生成物SiCl₄の質量分率コンター

さまざまな入口ガス分率混合物によるサセプター上のSiエッチングレート

プラズマエッチング用チャンバー内電位分布の別ケースで、コンピュータ支援実験の実現可能性を示す。このエッチングプロセスの基礎メカニズムに基づき、図7に示すプラズマ電力密度分布の2Dシミュレーションモデルを開発し、測定データにフィットさせてモデル精度を確認し、実験を支援した。

チャンバー内プラズマエッチング用電位分布シミュレーション

Sugai[21]の提案によれば、自己バイアス電圧はRF電極のシース容量（C_K）とアース電極容量（C_A）に関連し、以下のように表される：

現在のシミュレーション（図7）によれば、自己バイアス電圧は約-700 Vであり、式(3*)から計算される理論値-650 Vに近い。したがって、シミュレーションを用いた最適化を行い、プロセスパラメータ調整のみならずハードウェア改良も行うことが提案される。これによりラン全体の均一性確保と、最適化された高品質・低コストプロセス実現につながる。

デバイス製造とキャラクタリゼーション

エピタキシャルGe層をeビームリソグラフィで所望フィーチャーサイズのフィンにパターニング。フィンはCl₂/HBrベースプラズマ異方性エッチングで形成し、Ge/Si界面近くの高欠陥Geを除去。GeのSiより高いエッチング選択性と欠陥領域のエッチレート向上により、SOI上に浮遊Geフィンを形成[4]。その後SiO₂キャッピング層を堆積し、ゲートパターニング後にスペーサーとなる。活性領域定義後、ZrO₂層ゲートスタックをALDで形成。製造デバイスのチャネル断面を図8に示す。フィン幅（W_fin）は、SOI上ブランケットGeエピ層でファンデルパウ法により抽出した8×10¹⁹ cm⁻³チャネル濃度に使用。チャネル制御性はチャネル濃度増大とW_fin増大で低下する[12, 13]。高チャネル濃度には低SS維持のため小さいW_finが必要。最終的にゲート電極を定義・堆積。図9はフィン幅（W_fin）18 nm、ゲート長（L_g）90 nmの三角形Ge FinFETの出力と伝達特性。Ge JL-FETのI_on/I_off比は10⁵、サブスレッショルドスイング（SS）は∼100 mV/dec。Si JL-FETの伝達特性を図10に示す。I_on/I_off比は∼10⁸、SSは90 mV/dec、L_gは80 nm、W_finは20 nm。図8ではゲート電圧スパンΔV_gが約0.5 VでGeバンドギャップ（E_g/q=0.66 V）に近く、図8のI_d-V_g曲線がGe FinFETであることを確認。一方、図6（原文図10と思われる）のΔV_gは約1.8 VでSiバンドギャップ（E_g/q=1.1 V）に近いがGe（0.66 V）ではない。したがって、図9（原文図10）のI_d-V_g曲線はGe JL-FETではなくSi JL-FETである。この観察は半導体デバイス物理学に基づき、GeとSi FinFETの実験的I_d-V_g曲線と断面TEM/EDS Siマップで支持される。図11のインセットから2点明らか。インセットはGe過剰エッチング後の予期せぬSi JL-FETの出力と伝達特性を示し、I_on/I_off比は10⁸。しかしオン電流は-1 Vでわずか17 μA μm⁻¹。高I_on/I_off比はGe層でなくSi層に起因。Ge層のみ残る場合、デバイスは実際にはGe JL-FETではなくSi JL-FETとなる。

デバイス製造模式図。 a フィンパターニング。出発材料はBOX上Ge（130 nm）。 b 異方性エッチングとフォトレジスト剥離。 c ZrO₂ ALDとTiN堆積によるゲート形成。 d 良好コンタクトのためのS/Dへの自己整合ボロン注入。 注：左側は3D模式図、右側は対応断面図

I_d-V_gとI_d-V_d曲線（Ge FinFET）

I_d-V_gとI_d-V_d（トップGeが不注意にエッチングされ残ったSi FinFET）。I_on/I_offは10⁸に達するが、オン電流値は非常に低い

過剰エッチングプロセスを経たチャネル構造のTEMマッピング

結論

シミュレーションモデルと測定データの関係を確認した。したがって、シミュレーションを用いた最適化を行い、プロセスパラメータ調整のみならずハードウェア改良も行うことが提案される。反応器運転パラメータを数値シミュレーションで決定することで、Ge/Siチャネル形成用エッチングプロセスパラメータを実験で最適化し、エッチングプロセス改善とトランジスタ開発支援（製造品質向上と製造コスト低減）が可能であることを示した。実験結果は、Ge FinFET用に開発されたドライエッチング技術が、トールフィンCMOSデバイス製造にも極めて有用であることを示している。