高性能垂直ゲートオールアラウンドトランジスタ向けリンドープSi/SiGe多層構造の最適化

概要

垂直ゲートオールアラウンド電界効果トランジスタ（vGAAFET）は、3nm技術ノード以降の先進集積回路製造技術においてFinFETに取って代わる潜在的候補と見なされています。Si/SiGe/Siの多層（ML）が一般的に成長・加工され、垂直トランジスタを形成します。本研究では、Si/SiGe/Siにおけるリン（P）導入と、これらのMLの垂直エッチングに続くSiGeの横方向選択エッチングによるvGAAFET用構造形成について研究しました。エピタキシーのためのいくつかの戦略が提案されました。例えば、水素パージによるSi表面へのP原子アクセスの枯渇、PドープSi層の両側へのSiまたはSi_0.93Ge_0.07スペーサーの挿入、SiH₄をSiH₂Cl₂（DCS）に置換することなどです。実験結果により、PドープSiに7% Geを添加することで、偏析とオートドーピングも緩和できることが示されました。構造は良好な格子品質を持ち、ほとんど歪み緩和がありませんでした。PドープSi（またはPドープSi_0.93Ge_0.07）とSiGe間の選択エッチングについても、ウェットおよびドライエッチングを用いて議論しました。異なるエッチング手法の性能と選択性も比較しました。本論文は、垂直GAAFET構造におけるn型層のエピタキシーとエッチングの課題や困難への対処方法に関する知見を提供します。

はじめに

相補型金属酸化膜半導体（CMOS）のスケーリングが物理的限界に達するにつれて、短チャネル効果がトランジスタ性能を著しく弱めます。これらの問題の解決策は、新しいトランジスタ設計、例えばGAAFET（ゲートオールアラウンド電界効果トランジスタ）であり、これは3nm技術ノードまでのナノスケールトランジスタの最も有望な候補と見なされています[1,2,3,4,5,6]。国際デバイス・システムロードマップ（IRDS）2020によると、横型および縦型ナノワイヤ/ナノシートがFinFETに取って代わる主要構造です[7]。垂直GAAFET（vGAAFET）はゲート長の自由な設計柔軟性を持ち、集積密度を大幅に向上させる可能性があります[4, 8]。垂直ナノワイヤ構造の実装には主にボトムアップとトップダウンの2つのカテゴリがあります。ボトムアップ法は金属触媒を導入し、プロセス互換性の問題を引き起こす可能性があります[9, 10]。トップダウン法は、ナノワイヤ構成のより良い制御とFinFETとの互換性により、業界で主流です[4, 11,12,13,14]。垂直GAAFET製造のトップダウン法が多くの注目を集めています。正確なゲート長制御を持つ自己整合ゲートが重要な課題でした[15, 16]。より良い実効ゲート長制御や変動低減のため、ゲート長は主に、Si/SiGe/Siのような底部平坦面上にエピタキシャル成長されるチャネル材料の厚さによって決定され、SiGeがチャネル材料となります[17,18,19,20]。さらに、チャネルとS/D領域間のドーピング、特にシャープな接合制御[20]という別の重要な統合課題があります[16, 20, 21]。従来のソース/ドレイン注入プロセスと比較して、エピタキシープロセスは製造プロセスを簡素化し、表面ダメージを軽減し、均一なドーピングプロファイルを達成します。しかし、PドープSi/SiGe/PドープSiサンドイッチ構造は、化学気相成長（CVD）システムにおけるSi/SiGe界面での最も一般的なn型ドーパントであるリン[22, 23]、ヒ素[24, 25]、アンチモン[26, 27]の偏析、オートドーピング、アウトディフュージョン現象により、エピタキシャル成長が困難です。したがって、偏析したドナー原子がSi/SiGe界面に集まり、SiGe層がドープされ、高リークでトランジスタ性能が低下する可能性があります。

ドーパント偏析を阻害する1つの戦略は、非常に低い成長温度を適用することです。分子線エピタキシー（MBE）[28]によるn型ドーピング成長に多くの努力を払う一連の報告がありますが、この方法はCVDには適用されていません。MBE装置は主にシングルチップ設計で、高真空と低スループットを必要とします。さらに、MBE装置は業界で8インチ以上のウェーハサイズと互換性がありません。したがって、MBE技術は産業大量生産応用には適していません。しかし、RPCVDシステムは強力な生産能力とシンプルな装置構造を持ち、IC業界に適しています[29]。RPCVD成長の最初のアイデアは、水素がキャリアガスであり前駆体ガスの動力学に影響を与えるため、チャンバー内の水素流量を調整することです。Liら[23]は、急速熱CVD（RTCVD）システムで低成長温度を適用することで、水素が表面のホスト原子結合構造を変化させ、偏析エネルギーを低減することを報告しました。しかし、水素の効果はRPCVDシステムでのSi/SiGe界面では探索されていません。Suvarら[30]は、PドープSiとSiGeの間に30nm非ドープSiスペーサー層を挿入し、界面でのP濃度を4倍低減しました（8×10¹⁹cm⁻³から2×10¹⁹cm⁻³へ）が、Pドーピングピークを除去できませんでした。Bennettら[31]はSiにおけるn型ドーピングへの歪みの影響を研究しました。ドーピング固溶度はSiに引張歪みを導入することで増加しました。Christensenら[32]は、Si_1-xGe_x（0 ≤ x ≤ 0.22）でのP拡散係数にGe含有量の有意な依存性を見出しませんでした。また、P拡散係数は緩和Siと二軸圧縮歪みSiGeでほとんど差がありませんでした。Zangenbergら[33]は、緩和Si_0.88Ge_0.12で825°Cにおいて拡散係数が2倍増強されることを観測しました。

本論文では、RPCVDを用いてSi/SiGe/Si多層構造におけるP導入を改善するいくつかの方法を提案します。実験では、水素パージ、非ドープスペーサー層挿入、Si前駆体をSiH₄からSiH₂Cl₂（DCS）へ変更、SiGe層の両側にSi_0.93Ge_0.07犠牲層を導入して歪みプロファイルを変調するなど、さまざまな戦略が提示されています。さらに、薄いSiGe層（チャネル層として意図）を形成するためのSiGe選択エッチングについても議論しました[6, 34]。ウェットおよびドライエッチングツールのエッチング特性も比較しました。最終構造は、将来的にサブ10nm技術ノードのvGAAFET用に意図されています。

方法

Si/SiGe/Si多層構造（ML）は、RPCVD（ASM Epsilon 2000）装置を用いて200mm Si <100> ウェーハ上に成長させました。Si基板はH₂SO₄とH₂O₂の混合溶液で洗浄し、その後薄いHFでネイティブ酸化膜を除去してからエピタキシー室のロードロックに投入しました。サンプルは1050°Cでアニーリングによりインサイチュで洗浄され、ネイティブ酸化膜を除去して高品質Si表面を得ました。Si、Ge、Pの前駆体は、SiH₄（またはSiH₂Cl₂）、H₂中10% GeH₄、H₂中2% PH₃でした。成長温度は650°C、チャンバー圧力はエピタキシー中80 Torrに維持されました。一部の実験では、S/D領域のPドープSi_0.93Ge_0.07層成長のためにチャンバー圧力を10 Torrに低減しました。SiGeチャネルのGe含有量は0.22に一定に保たれました。選択エッチング特性を研究するため、50nm窒化膜/30nm酸化膜をハードマスクとして堆積し、下層MLを保護しました。リソグラフィとドライ異方性垂直エッチを実施して個別の直方体パターンを形成しました。選択エッチング実験は、ウェットエッチツールのHF（6%）:H₂O₂（30%）:CH₃COOH（99.8%）= 1:2:4とドライエッチツールのCF₄:O₂:He = 4:1:5[35]で実施しました。

Si/SiGe/Si MLは、高分解能（Thermo Scientific Talos F200）透過電子顕微鏡（HRTEM）、エネルギー分散型X線分光法（EDX）、高分解能X線回折（HRXRD）、Bruker JV Delta-xからの高分解能逆格子マップ（HRRLM）、日立（日本）製走査電子顕微鏡（SEM）、二次イオン質量分析（SIMS）により特性評価されました。

結果と考察

PドープSi/SiGe/Si MLのエピタキシー

本研究では、SiとSiGeにおけるP導入を最初に探索しました。ML構造は図1aに示されています。増加するPH₃フローでPドープSi/非ドープSiのMLを成長させ、層プロファイルをSIMSで図1bに示して検証しました。図はP濃度が増加し、最高レベルの2.6×10¹⁹cm⁻³に達することを示しています。『PドープSi/Si_0.72Ge_0.28/PドープSi』と『Si/PドープSi_0.72Ge_0.28/Si』のプロファイルを持つ2つのサンプルが設計され、Pプロファイルが図1c、dにそれぞれ示されています。図1cでは、PドープSi/Si_0.72Ge_0.28多層の界面でP蓄積が観測されます。界面P蓄積は、多層の底から上へP濃度増加に伴い増加し、最高濃度は1.6×10²⁰cm⁻³で、これは図1bの濃度（2.6×10¹⁹cm⁻³）の6倍です。ドープSi_0.72Ge_0.28層（図1d）では、P濃度が著しく高く、界面にピークはありません。ドーピングによりGe割合がわずかに増加します。この挙動は、PH₃存在下でのSiH₄とGeH₄の吸着増強に関連しています。また、ドーピングにより図1c、dで成長時間が同じでも層厚が異なります。これはPドーピングがSi_0.72Ge_0.28層の成長率とGeH₄吸収を増強し、P吸着によりSi成長率が遅延することを意味します。これらの現象は文献[36,37,38]の結果と一致します。以上より、Si/SiGe界面でのP偏析とオートドーピング現象は深刻です。Si/SiGe界面でのPドーピングピークはSiGe層での非意図的ドーピングを引き起こします。SiGeはトランジスタのチャネル層として意図されているため、不均一なドーピングプロファイルや高いバックグラウンドドーピングレベルはデバイス応用を制限します[39]。Pピーク除去のいくつかの方法を以下で議論します。より良い比較のため、すべてのSiGe層は歪みを持ち、SiGe層のSiH₄（SiH₂Cl₂）とGeH₄の流量比は全実験を通じて変更されませんでした。

スペーサー層の影響

底部ドープSi層と非ドープSiGe層の間に非ドープSiスペーサー層を挿入し、過剰なP原子を吸収させました。図2aに設計構造の概略図を、図2b-dに厚さ（b）3nm、（c）5nm、（d）10nmの統合Siスペーサーのプロファイル結果を示します。P蓄積ピークは減少し、Si/Ge割合とSi層のP濃度は図2b-dで一定に保たれています。スペーサー厚X_bが3から10nmに増加すると、P蓄積レベルは82%減少し、図2bの4×10¹⁹cm⁻³から図2dの7×10¹⁸cm⁻³になりました。非ドープSiスペーサー層の厚みを増すと過剰P原子の吸収が増加します。図2dでは、Si_0.86Ge_0.14/Si表面でのPプロファイル勾配は15.9nm/dec、Si/Si_0.86Ge_0.14界面では31.3nm/decです。一方、厚すぎるSiスペーサー層はシート抵抗増加の観点から適切な解決策ではありません。したがって、トランジスタではシート抵抗とPプロファイルの非制御とのトレードオフを図る必要があります。図2はまた、Si/Si_0.86Ge_0.14層間のスペーサー層（X_b）の影響が、Si_0.86Ge_0.14/Si層間（X_t）とは異なることを明らかにしています。図2b、cでは、Si_0.86Ge_0.14/Si間のスペーサー厚はそれぞれ3nmと5nmでしたが、図2dではスペーサー層は挿入されていません。しかし、Si_0.86Ge_0.14/SiでのPプロファイル勾配は同じ（約15.9nm/dec）で、図2dではトップスペーサー層が除去されてもドーピングプロファイルに影響は観測されませんでした。以上の結果から、PピークはSi/Si_0.86Ge_0.14界面のみにあり、これは溶解度限界による可能性があります。過剰P原子は表面でP-Pダイマーを形成し、SiGeキャップ層に取り込まれる可能性があります。さらに、PドープSi後のSiGe成長中にPのオートドーピングがあります。したがって、過剰P原子の除去やSi溶解度向上の方法が求められています。

Si/SiGe/Si ML界面での水素パージの影響

このセクションでは、Siスペーサー層を5nmに固定し、PドープSi成長後に過剰P原子を除去するため水素パージを導入しました。図3c、dから、水素流量を20から60sccmに、パージ時間を2から10分に増加させても、Pピークに明確な影響はありません。Si中のドーピング濃度は3×10¹⁹cm⁻³で、「スペーサー層の影響」セクションで議論したものと同じです。界面でのPピーク濃度は図3dのSi中の濃度と同じです。異なるパージ条件下で層厚は同じです。P原子は水素では除去できません。これは表面での安定したP複合体形成で説明できます。温度、圧力、パージ時間などのパラメータ変更が有益である可能性があります[24, 40]が、長すぎるパージ時間は時間コストの観点から不適切で、高温（>950°C）はSi-Ge相互拡散を引き起こします[41]。

成長化学がP導入に与える影響

これらの実験では、Si前駆体SiH₄をSiH₂Cl₂（DCS）に置換しました。これらのサンプルでは、成長パラメータは以前と同じで、構造は5nm Siスペーサー層と60sccm流量で5分のパージ時間を含みます。背景にある考えは、Clベース化学がSi表面での反応やP-Cl、Si-Cl、Ge-Cl反応によって過剰P原子を除去できるか調査することです[42]。図4から、Pピーク濃度が2倍減少（2.6×10¹⁹cm⁻³から1.3×10¹⁹cm⁻³へ）し、Si層のP濃度は2.6×10¹⁹cm⁻³です。推定Ge含有量は30%で、SiH₄でのSiGeより高くなっています。高いGe含有量は、Clが表面反応でSi原子を優先的に除去することを示しています。この結果は、SiH₄とSiH₂Cl₂気体前駆体でのガス流量比とGe濃度の異なる関係でも説明できます[32, 43]。別の説明は、Ge原子が水素脱離を増加させ、自由核生成サイトを増やすことです[44]。Si_0.7Ge_0.3/Si界面でのP濃度勾配は13.2nm/decで、Si_0.86Ge_0.14/Si界面（15.9nm/dec）よりわずかにシャープでした。Si/Si_0.7Ge_0.3界面でのPプロファイル勾配は20nm/decでした。したがって、より多くのHClを導入するか、SiH₂Cl₂とGeH₄のガス流量比を増やすことで、ドープSi表面の偏析P原子がHClでエッチングされP-Clダイマーを形成し、Si/SiGe界面でのPピーク濃度が低くなる可能性があります[38, 45]。

Ge含有量がPプロファイルに与える影響

前述のように、SiGeでのP導入はSiより著しく高いです。したがって、Siスペーサー（5nm）に数%のGe（7%）を添加することで、SiでのP導入が改善される可能性があります。ここで言及しておく価値があるのは、我々の目的はPドープSiの特性を大幅に変更することではなく、SiでのP偏析を阻害することです。これらのサンプルでは、スペーサー層成長中にチャンバー圧力を10 Torrに低減しました。ドーピング依存成長率とGe割合はこの条件下で重要です。図5bから、トップとボトム層はP濃度1×10²⁰cm⁻³の110nm Si_0.93Ge_0.07、中間層はP濃度3.5×10¹⁹cm⁻³の40nm Si_0.78Ge_0.22でした。PドープSi_0.93Ge_0.07/Si_0.78Ge_0.22のP濃度勾配は約33nm/decでした。2層間のGe割合差が十分でないため勾配はシャープではありません。図5dでは、PドープSi_0.93Ge_0.07/Si_0.78Ge_0.22/PドープSi_0.93Ge_0.07 MLの3層を成長させ、ドーピング均一性を検証しました。その構造図は図5cに示されています。底から上層へ向かってP濃度が減少していることがわかり、これはPのメモリ効果で説明できます。チャンバー内の残留P原子や拡散P原子が膜表面に蓄積し、表面の自由活性サイトをブロックします[38, 39]。Pピークは除去されましたが、Si_0.78Ge_0.22とSi_0.93Ge_0.07間の偏析は依然として深刻でした。

Si/SiGe/Si MLの選択エッチング特性

ML構造が上記成長戦略で正常に成長した場合（NWはSiO₂/SiNハードマスクを用いた垂直エッチで形成）、その後、設計幅のチャネル層を形成するためにSiGe層を横方向にSiに対して選択的にエッチングする必要があります。これらの実験では、上記議論でPアウトディフュージョンが（部分的に）抑制され、デバイス応用の観点も考慮して、2種類のML構造が選択されました：PドープSi/SiGe/PドープSi（サンプル1、図2c）とPドープSi_0.93Ge_0.07/Si_0.78Ge_0.22/PドープSi_0.93Ge_0.07（サンプル2、図5b）。

垂直方向エッチはドライエッチで実施し、横方向エッチには選択的ドライまたはウェットエッチングを適用しました。サンプル1のエッチングプロファイルを図6a、bに示します。図6aのTEM画像とEDSマッピングを図7に示します。これらの実験ではハードマスクは酸化膜/窒化膜です。図6aはCF₄/O₂/Heによる11.5秒ドライエッチング後を示します。Si_0.86Ge_0.14とPドープSiのエッチ選択比は5.8です。図6bは、HF（6%）/H₂O₂（30%）/CH₃COOH（99.8%）による20分ウェットエッチング後を示します。ウェットエッチでハードマスク（SiO₂/SiN）が除去され、結果としてSiキャップ層も約10nmエッチングされました。「スペーサー層の影響」セクションで議論したように、PドープSi/Si_0.86Ge_0.14界面にP蓄積があります。ウェットエッチはドーピングレベルに敏感なため、最初の界面がより速くエッチングされました。結果として、フロントエッチ界面は垂直ではなく、ファセット状または角度を持っています。平均選択比は4.2未満でした。2つのエッチング手法を比較すると、ドライエッチはGe割合に敏感でSiGeの選択性が良く、ウェットエッチはドーパント濃度に敏感です。サンプル2のエッチングも図6c、dで研究されています。このサンプルでも類似現象が観測されましたが、SiGe選択エッチング深度がより深かったです（図6a、c）これはGe割合が高いためです。ドライエッチでは、Si_0.78Ge_0.22とPドープSi_0.93Ge_0.07の選択比は6.3でしたが、ウェットエッチでは平均選択比は2.5未満でした。したがって、エッチング均一性と選択性の観点からドライエッチがより良い選択でした。

サンプル1とサンプル2でのエッチステップ後の歪みを調査するためさらなる分析を実施しました。図8a-hはこれらのサンプルからの（004）ロッキングカーブ（RC）を示します：成長直後、垂直エッチ後、ウェットおよびドライエッチングによるSiGe横方向エッチ後。RC分析では、拡大（半値全幅FWHM）が欠陥密度の指標となり、SiGeピークのSiに対する位置が層内歪み量を決定します。ここでは、ピーク拡大が層の薄さによることもあることを強調します。したがって、RC分析から欠陥密度の寄与を区別するのは困難ですが、これらの分析ではいくつかの拡張でFWHMを比較できます。これらのRCでは、サンプル1（図8a-d）は単一SiGe層を持ち、サンプル2（図8e-h）は7%と22% Geを表す2つのピークを示します。成長直後のサンプルでは、X線ビームの干渉が観測され、層厚フリンジが発生します。これらのフリンジの出現は高品質SiGe/Si界面を示します。RCでは、サンプル1とサンプル2でGeピークがSi基板ピーク側にシフトしており、歪み緩和を示しています。SiGe横方向ドライエッチ後、Geピークのさらなるシフトは検出されませんでした。これはキャリア移動度がチャネル領域の歪みに依存するため、トランジスタ性能にとって有望な結果です。一方、ウェットエッチングされたSiGeでは歪みがより緩和され、基板ピーク側へのさらなるシフトが観測されました。これはウェットエッチがチャネル層を形成する横方向SiGeエッチに適さないことを示しています。

図9a-hでサンプルの欠陥密度に関する更多情報を得るため、さらなるX線分析を実施しました。二次元測定ベースのHRRLMを図9a-hに示して実施しました。HRRLMでの欠陥密度指標は、SiGe層のω方向（ωは入射ビーム角）への拡大です。SiとSiGeピークの位置は、成長方向に平行および垂直な歪み成分を提供します。サンプル1とサンプル2で、成長直後のSiGe層は微小なω拡大を示し、層はSiに整列しており、完全歪みSiGe層を示しています（図9a、e参照）。図9bは垂直エッチ後のサンプルを示し、SiGeピークがRC結果の図8bと同様にSi基板側にシフトしており、歪み緩和を示しています。しかし驚くべきことに、横方向ドライエッチサンプル（図9c）はSiGeピークの明確なω拡大と、Siピークとの整列から外れる方向への逆空間シフトを示しています。一方、ウェットエッチサンプル（図9d）は完全歪み整列しており、ドライエッチサンプル（図9c）より層強度が低くなっています。この場合、エッチプロセスの性質が異なるため、これらのサンプルで生成された欠陥の起源が異なることが予想されます。サンプル2は2つのSiGe層を含み、Si_0.93Ge_0.07ピークは垂直および横方向エッチ後も生存していますが、Si_0.78Ge_0.22は垂直エッチ後に消失し、完全歪み緩和を示しています（図8f-h）。サンプル2のプロセス安定性の悪さは、ミスフィット転位の形成を促進するPドーピングに起因する可能性があります。

結論

本研究では、vGAAFET初期構造としてのPドープSi/SiGe/PドープSi MLのエピタキシーとこれらのMLエッチングを調査しました。まず、Si/SiGe/Si MLにおけるP導入を研究しました。Si/SiGeヘテロ構造界面でのP偏析ピークを除去するため、エピタキシーとML構造のさまざまな戦略を提案しました。実験から、非ドープスペーサー層挿入でPピークを減少させられることがわかりました。過剰P原子除去のための水素パージはそれほど有効ではなく、安定したP-Pダイマーを完全には除去できませんでした。Si前駆体をSiH₄からSiH₂Cl₂に置換し、成長中にCl化学を導入することで、Cl活性表面反応により偏析Pピークが著しく減少しました。PドープSi後のSi_0.93Ge_0.07スペーサー層導入の影響も調査しました。結果は、SiGe界面でのPピークが消失し、これらの層でのP導入が1桁改善されることを示しました。本研究の第2部では、Si/SiGe/Si MLの垂直エッチを実施してNWを形成し、その後これらのNWでSiGeを選択的にウェットまたはドライエッチングしました。ウェットエッチングはドーパント濃度に敏感でしたが、ドライエッチングはGe含有量に敏感でした。ドライエッチは、均一なエッチングプロファイルと高い選択性を持つn型構造により適していました。PドープSi/Si_0.86Ge_0.14/PドープSi MLでは、ドライエッチで選択比5.8、ウェットエッチで4.2でした。PドープSi_0.93Ge_0.07/Si_0.78Ge_0.22/PドープSi_0.93Ge_0.07 MLの選択比は、ドライエッチで6.3、ウェットエッチで2.5でした。Si/SiGe/SiでのSiGe歪みは垂直および横方向エッチ後もほぼ保持されました。一方、Si_0.93Ge_0.07スペーサー層導入MLでは、エッチプロセス後に歪み安定性が悪化しました。