サンドイッチ構造インジウムオーミック接触によるサブ10nm InSe FET: 理論的研究

要旨

二次元インジウムセレン（InSe）は、キャリア移動度約2000cm²/V·s、実験デバイスでオン/オフ比10⁸超を達成し、将来のCMOSノード向け有望チャネル材料として浮上している。理論研究では、InSe電界効果トランジスタ（FET）がボールリスティック限界でサブ10nmゲート長まで高性能を維持できると予測されるが、低抵抗オーミック接触の実現が主要ボトルネックとなっている。ここでは、インジウム/InSe/インジウムという新規サンドイッチ接触アーキテクチャを導入し、トンネル障壁の除去、ショットキー障壁の抑制、効果的なn型ドーピングを同時に実現する。第一原理計算により、接触抵抗が0.032±0.002Ω·mmまで低下し、従来トップ接触比で50%以上削減されることを示した。ゲート長7、5、3nmでのデバイスシミュレーションでは、サンドイッチ接触が駆動電流をそれぞれ69.4%、50%、49%向上させ、固有遅延を20.4%、16.7%、18.9%削減することを実証。エネルギー遅延積（EDP）ベンチマークでは、サンドイッチ接触InSe FETがMoS₂デバイスを上回り、国際半導体技術ロードマップ（ITRS）2024仕様を満たし、理想的ブラックリンFETの上限に迫る性能を示す。これらの知見は、次世代ロジック技術における高性能InSeトランジスタ実現への説得力ある道筋を確立する。

はじめに

二次元（2D）半導体は、原子レベル薄膜ボディ、優れた静電制御、バルク対比優れたキャリア移動度により、次世代相補型金属酸化膜半導体（CMOS）デバイス向けに注目されている。グラフェン以外にも、遷移金属ダルコゲナイド（TMD）、ブラックリン（BP）、インジウムセレン（InSe）などが、FETで高オン/オフ比を可能にするバンドギャップを持つ。TMDベースFETは重い有効質量により10⁸のオン/オフ比を達成し、BPデバイスは~1000cm²/V·s移動度と顕著な異方性を利用する。InSeは室温で2000cm²/V·s移動度と10⁸超オン/オフ比を達成し、サブ10nmスケーリングの強力な候補である。しかし、InSe FETの理論ポテンシャル実現は、信頼できるドーピング手法と高品質オーミック接触の欠如によって阻害されている。ほとんどの2DデバイスはショットキーバリアFET（SBFET）として動作し、金属/半導体界面が大きな接触抵抗を課し電流密度を制限する。低抵抗・高濃度ドープ接触の実現は高性能2Dトランジスタの中心課題である。このボトルネック解決のため、InSeチャネル両面にインジウム電極を配置する新規サンドイッチオーミック接触ジオメトリを提案する。最近の実験・理論研究でインジウムがInSeに有望な金属であり、良好なバンドアライメントと強い軌道重なりを提供することが判明している。本研究では、第一原理計算でサンドイッチ設計の電子構造と接触抵抗を系統的に評価し、ゲート長7、5、3nmでのトランジスタ性能をITRS 2013/IRDS 2024仕様および最先端2D FETとベンチマーク比較する。

手法

全原子構造をVienna Ab-initio Simulation Package（VASP）で最適化、平面波カットオフ335eV。InSe格子定数は4.029Åに収束、実験値と優れた一致。インジウム金属パラメータはCRCハンドブックから採用。初期インジウム/InSe界面は4×1×1 InSeと5×2×1インジウム(001)スラブで構築、平均歪み1.32%。トップ接触とサンドイッチ両ジオメトリをoptB88ファンデルワールス汎関数で緩和、力0.02eV/Å未満まで。二端子接触抵抗計算用接触面積は16.19Å×6.41Å。接触抵抗抽出には、InSeチャネル接触下を高濃度ドープ（1×10¹⁴e/cm²）し外因性直列抵抗を抑制する二端子モデルを採用。電流-電圧特性はLandauer-Büttiker形式で計算。デバイスシミュレーションはQuantumATKで非平衡グリーン関数（NEGF）形式を用いて実施。チャネル、ソース、ドレインを輸送方向に構築、3nmゲート長デバイスではバンド間トンネリング緩和のため1nmゲートアンダーラップを導入。ダブルゼータ偏極基底セットと90リュードベルグエネルギーカットオフを使用、ブリルアンゾーンを8/Å⁻¹×11/Å⁻¹×180/Å⁻¹ k点グリッドでサンプリング。全計算は完全自己整合的に実施。

結果と考察

2D材料オーミック接触品質を決める3要因：トンネル障壁、ショットキーバリア（SB）高さ、界面軌道重なり。図4aでサンドイッチ接触が実効トンネル障壁を5.48eV（トップ接触）から2.38eVへ低減（56.6%減）、ファンデルワールスギャップを0.66Å短縮することを示す。強化された軌道重なりは面平均電荷密度（図4b）で明確で、サンドイッチ構造が界面でより高い電子密度を与える。マリケン人口解析でサンドイッチ接触のn型ドーピングレベル1.6×10¹³e/cm²を得、トップ接触の約2.8倍、2DトンネルFETシミュで用いられる高ドーピングレベルに接近。状態密度（DOS）プロット（図4c）では、インジウム-InSe相互作用が両接触スキームでInSeバンドギャップを金属化するが、サンドイッチ接触でより大きな金属誘起ギャップ状態密度を達成。結果、フェルミレベルピニングは伝導帯底から0.07eV（トップ）と0.27eV（サンドイッチ）上方に位置し、SBを効果的に除去。二端子シミュレーションから抽出した接触抵抗（図4d）は両接触タイプで線形I-V特性を示し、オーミック挙動を確認。サンドイッチ設計で0.032±0.002Ω·mmを達成、トップ接触比50%以上低減し、接触面積倍増の利点を強調。

デバイス性能指標を図5に示す。サブスレッショルドスイング（SS）は全ノードで100mV/dec未満、2019nmノードで61.8mV/dec（トップ）と64.4mV/dec（サンドイッチ）を達成。サンドイッチ接触でドレイン電流（I_DS）が2019nmで69.4%、2021nmで50%、2024nmで49%向上。オン状態電流（I_ON）は全ノードでITRS高性能（HP）要求を超え、サンドイッチデバイスでさらに2019nm 38.2%、2021nm 27.3%、2024nm 20.5%向上。固有遅延（τ）をオン/オフ比に対してプロット（図6）。全デバイスでτ<0.15ps、ITRS 2013目標0.44-0.46psを大幅に下回る。サンドイッチ接触で高オン/オフ比においてτを2019nm 20.4%、2021nm 16.7%、2024nm 18.9%削減。これら改善は電流駆動力を犠牲にせず高速スイッチングを実現。最後にエネルギー遅延積（EDP）をベンチマーク（図7）。実験検証済み他2D FETと比較。全サンドイッチ接触InSeデバイスがITRS 2024 EDP要件を下回り、MoS₂ FETを上回り、BP FET理論限界に迫る。最良EDPは3nmゲートデバイス（2024nmノード）で発生し、サンドイッチアーキテクチャのスケーラビリティ優位性を強調。総じて、サンドイッチインジウム接触は高性能InSeトランジスタの主要障壁（トンネル障壁、SB、ドーピング）を克服するだけでなく、業界ロードマップ目標を超え、最良2D FETに匹敵するデバイス指標を提供する。

結論

InSe FET向けサンドイッチインジウムオーミック接触を導入し、トンネル障壁除去、ショットキーバリア除去、実質的n型ドーピング誘起を同時に実現。接触抵抗0.032±0.002Ω·mmへ低減、従来トップ接触比50%以上改善。7、5、3nmゲート長シミュレーションで普遍的性能向上を実証：オン電流20.5-38.2%増、固有遅延16.7-20.4%減（ITRS HPベンチマーク比）。EDP解析でサンドイッチデバイスがMoS₂ FETを上回り、2024 ITRS要件を満たし、BP FET理論限界に接近。これら結果は、次世代CMOS技術向け高性能InSeトランジスタ実現への実行可能な道としてサンドイッチアーキテクチャを確立する。