ミナ項とマックス項：カルノー図簡略化の包括的ガイド

デジタルロジック設計では、ゲート数削減と性能向上のためにブール式を簡略化することがよくあります。ほとんどの教科書は積和（SOP）解に焦点を当てますが、すべてのSOPには補完的な和積（POS）形式があり、特定のロジックファミリではより有利になることがあります。

ミナ項の理解

ミナ項は、単一の入力組み合わせで1、それ以外で0を出力するブール積です。カルノー図（Kマップ）や真理値表では、ミナ項はゼロに囲まれた単一の「1」として現れます。例えば、ミナ項 ABC はKマップセル 111 に対応し、A'BC' はセル 010 に対応します。

ミナ項をマッピングする手順：

• マッピングする積項を特定する。
• その項を2進数等価に変換する。
• その2進値で示されるアドレスのKマップに1を置く。
• SOP式の各積項について繰り返す。

すべてのミナ項をプロットしたら、1を1, 2, 4, 8, …セル（2の累乗）の最大可能ブロックにグループ化します。各ブロックは簡略化SOP式の積項に対応します。ブロックの2進値を、1を真変数、0を補数変数に置き換えて積項に戻します。

ミナ項からSOPへ

SOP簡略化は直截的な手順に従います：

• すべてのミナ項をカバーする最大の1グループを形成する。
• 各グループの2進値を書く。
• 2進値を積項に変換する。
• すべての積項を合計して簡略化SOP式を得る。

マックス項の理解

マックス項はミナ項の双対です。単一の入力組み合わせで0、それ以外で1を出力します。Kマップでは、マックス項は1に囲まれた単一の「0」として現れます。例えば、マックス項 (A+B+C) は、OR式が偽になる組み合わせ (0,0,0) のみで0になるため、Kマップセル 000 で表されます。

Kマップにマックス項を配置する手順：

• マッピングする和項を特定する。
• それを2進表現に変換する。
• その2進値の補数を取る。
• 補数値で示されるアドレスのKマップに0を置く。
• POS式の各和項について繰り返す。

マックス項からPOSへ

POS簡略化はSOPプロセスを鏡像しますが、0で操作します：

• すべてのマックス項をカバーする最大の0グループを形成する。
• 各グループの2進値を書く。
• 2進値を補数化する。
• 補数値を和項に変換する。
• すべての和項を乗算して簡略化POS式を得る。

実践例：POS簡略化

POS形式に簡略化されるブール式を考えます：

手順：

1. 7つのマックス項をKマップ上の0としてマッピングし、入力変数を補数化して各セルを特定する。
2. 0を最大可能ブロック（2の累乗）にグループ化する。
3. 各グループについて、2進アドレスを書き、補数化し、和項に変換する。
4. すべての和項を乗算して最終POS式を形成する。

この方法で、最小ゲート数のPOS式が得られます。

実践例：POS式からSOPへ

POS式が与えられたとき、SOPは以下で導出できます：

1. マックス項の0をKマップにマッピングする。
2. 残りのセルを1で埋める。
3. 1をグループ化し、各グループを積項に変換する。
4. すべての積項を合計してSOP形式を生成する。

SOPとPOSバージョンをゲート数と入力複雑さで比較し、ターゲットロジックファミリ（TTL vs CMOS）で最もコスト効率の良い実装を決定できます。

TTLゲートでの実装

TTLデバイス使用時、NANDゲートが最も入手しやすいビルディングブロックです。ド・モルガンの定理を適用して、SOP式をNAND-NAND構造に変換します：

• すべてのANDゲートをNANDゲートに置き換える。
• 最終ORゲートをNANDゲートに置き換え、インバータを前段NANDの入力にシフトする。
• 未使用NAND入力をロジックハイに接続する。
• 各ゲートにラベル（U1-a, U1-b等）を付け、データシートに従ってピン番号を割り当てる。

このアプローチは、TTLファミリ向けに効率的なハードウェア設計を生み出しつつ、論理的等価性を保ちます。

物理回路の設計

論理設計が確定したら、標準TTLパッケージを用いて回路図を作成できます：

• 7404 – ヘックスインバータ (U1)
• 7432 – クワッドORゲート (U2)
• 7408 – クワッドANDゲート (U3)
• 7420 – 4入力NANDゲート、入力反転で4入力ORとして使用。

各ゲートに一意の識別子とピン割り当てをラベル付けし、プリント基板（PCB）で量産します。未使用入力をグラウンドし、適切なデカップリングで信号整合性を確保します。

結論

ミナ項とマックス項をカルノー図にマッピングし、SOPとPOS形式の二重性を理解することで、設計者はターゲット技術に最も効率的な実装を選択できます。TTLでもCMOSでも、上記原則は論理合成とハードウェア実現の信頼できる基盤を提供します。