RTOS Revealedシリーズを表示 この記事ではセマフォについての解説を続けます。 セマフォユーティリティサービス Nucleus RTOSには、セマフォ管理に不可欠なユーティリティを提供する4つのAPI呼び出しがあります：セマフォのリセット、詳細情報の取得、アプリケーション内のセマフォ総数のカウント、すべてのセマフォオブジェクトへのポインタ取得。最初の3機能はNucleus SEでも完全に実装されています。 セマフォのリセット ほとんどのカーネルオブジェクトとは異なり、セマフォのリセットは単にコンパイル時の値に再初期化するのではなく、指定された初期カウントに復元します。セマフォでブロ

RTOS Revealedシリーズを表示 メールボックスは、シグナルに次いでNucleus SEで最もシンプルなタスク間通信メカニズムとして、以前の記事で紹介されました。タスク間でシンプルなデータを転送するための低コストで高柔軟な手段を提供します。 メールボックスの使用 Nucleus SEでは、メールボックスはビルド時に定義されます。アプリケーションあたり最大16個のメールボックスを設定可能。0個に設定すると、コンパイラは関連するすべてのデータ構造とAPIコードを省略し、バイナリをスリムに保ちます。 メールボックスは本質的に、ADDR型の単一変数を保持するストレージスロットです。一度に1つの

2011年のデビュー以来、ARMv8アーキテクチャはモバイルデバイスで広く普及しました。ARM Limited CEOの予測では、ARMv8プロセッサが2020年までに世界市場の最大25%を獲得するとされています。当然ながら、ソフトウェアサポートも長年確立されたARMエコシステムの機能と原則を継承しながら進化してきました。 しかし、サーバ分野では状況が大きく異なります。x86ベースサーバが数十年にわたり支配的であったのに対し、ARMv8は最近になってようやく特定のエンタープライズセグメントでニッチを切り開き始めました。この分野でのARMの新規性と、ACPIやUEFIといった主要標準の遅れた適応

編集部注：MaxはEEWebのツールキットを強化するため、電子計算ツールとソルバーの提案を積極的に募集しています。コミュニティが望むツールを教えてください。 時折、ひらめきが一日を照らします。今日の発見も例外ではありません。シニアリーダーから、EEWebの成長するリソースライブラリに新しい電子計算ツールを追加すると告げられました。 (出典: pixabay.com) リーダーシップチームは、遅延の理由ではなく具体的な成果を求めています。なぜ拡充が早期に開始されなかったのかを知りたいと考えています。焦点は、電子システム設計者を支援するタイムリーで適切な計算ツールを通じて、コミュニティに価値を提

クラウドファンディングプロジェクトの立ち上げと支援を両方経験した身として、プロトタイプを効率化したいクリエイターから頻繁に問い合わせを受けます。Forrest Baoからのメッセージもその一つで、Arduinoとブレッドボードの間のジャンパワイヤを不要にするオープンソースプロジェクトを発表していました。 こんにちは、Arduinoでのプロトタイピングを大幅に高速化できるオープンソースプロジェクトを報告したいと思います。Arduinoとブレッドボードの間のジャンパワイヤの煩わしさを解消できます。現在クラウドファンディングキャンペーン中です。リンクはこちら： www.crowdsupply.com

高速アナログ-デジタルコンバータ（ADC）のサンプリングレートが向上するにつれ、ADC出力データにおけるコードエラー（スパークルコードとも呼ばれる）の問題も増大しています。コードエラーとは、定義された閾値を超えるADC出力コードの誤りです。閾値は、誤りがADCのノイズの期待振幅を超え、ノイズの存在下で誤りが容易に識別できるレベルとして最も一般的に定義されます。 このエラー閾値の定義を別の言葉で説明すると、エラー振幅が、ADCのガウス分布ノイズを前提とした場合のその振幅の期待確率を超える確率で発生することです。図1は、ADCの出力サンプルで見つかったコードエラーの例です。誤ったサンプルは、理想的

前回の記事「Arm Cortex-M低消費電力モードの基礎」では、すべてのCortex-Mプロセッサで利用可能な基本的な低消費電力状態と、WFIおよびWFE命令を用いたスリープ移行方法を概説しました。次の論理的な疑問は、これらのモードが実際のマイクロコントローラでどのように実装され、組み込みシステムの全体的な電力予算にどの程度影響するかです。本稿では、NXP Kinetis-L Freedomボードを用いた実験で、得られる利得とトレードオフを定量化します。 低消費電力モードの実験 デバイスを各種電力状態で動作させ、その結果としての電流消費を測定するのが、低消費電力振る舞いを評価する最も信頼でき

電力は半導体設計における単一最大のコストドライバーです。より多くのエネルギーを消費するチップは、ポータブルデバイスではより大型で高価なバッテリー、高グレードの冷却ソリューション、より堅牢な電力分配システムを必要とします。これらの追加部品は製造コストを押し上げ、利益率を圧迫し、市場成功を阻害する可能性があります。壁面電源システム（サーバ、ストレージアレイ、ネットワーク機器）でも巨額の運用費が発生し、一部のデータセンターでは電力コストが機器寿命中にハードウェア価値を超えることさえあります。極端な電力レベルでは液冷などの高度なインフラが必須となり、資本的・運用的コストをさらに膨らませます。したがって

今日のエレクトロニクスは、信号処理、センサ、イメージング、電力管理を統合したコンパクトで低消費電力のパッケージを要求します。これらはますます厳しい寸法内、時にはフレキシブル基板上で実現されなければなりません。これらの要求は従来のリジッドPCBに挑戦し、設計者をスマートウォッチ、IoTデバイス、ウェアラブルテックなどの縮小するフォームファクタに適合する新しい小型化フォーマットへと駆り立てています。 設計者は今、より細いトレース、高速信号パス、厳格なインピーダンス制御、高密度ビア配置をナビゲートしなければならず、さらに改変された基板材料と埋め込みコンポーネントへの依存度増大に適応しなければなりませ

エレクトロニクス設計の夜明け以来、バグは避けられず、デバッグはどの障害が勝つのか、そしてどの程度徹底的に勝つのかを決定するための必須の規律でした。 デバッグ技術は、それを支える設計と同様に魅力的な進化を遂げてきました。単純な刺激・応答・観察アプローチから、今日の洗練されたツール、装置、方法論まで、この分野はますます複雑化するシステムと歩調を合わせて成長してきました。2017年には、機能I/Oを介したデバッグの導入により、さらなる効率と能力を約束する新時代が始まりました。 数十年にわたる世界的なイノベーションの後、私は1984年からデバッグに携わってきました。現在経験しているパラダイムシフトを理

現代のVLSI設計では、信頼性の高いリセットメカニズムが既知の起動状態を確立するために不可欠です。本稿では、非同期リセットと同期クロックの間の調整課題を検討し、ASICおよびFPGA環境での実証済み戦略を提示します。 非同期リセットは、クロックエッジを待たずに同期ロジックをパワーアップ直後に定義された状態へ導くため広く用いられます。しかし、その解除はシステムクロックと慎重にタイミングを合わせ、メタスタビリティと間欠的障害を回避しなければなりません。これらの問題は、大規模、マルチクロックドメイン設計で深刻化します。 非同期リセットの核心要件を再確認し、従来の同期および配布手法を批評し、より高速、

はじめに 非同期リセットはVLSI回路の第一防衛線であり、すべての同期ロジックがパワーアップ後に既知の状態から開始することを保証します。リセット信号の解除がクロックドメインと慎重に調整されない場合、設計者は間欠的で追跡困難な障害に直面します。特に大規模、マルチクロックドメインのASICや、リセット信号を数百万のフリップフロップへルーティングしなければならないFPGAで顕著です。 非同期リセットの課題 同期の問題に加え、非同期リセットネットワークの膨大な広がりは、ルーティングと面積の面からも大きな課題となります。この問題はクロックドメイン数と必要なファンアウトに比例してスケールし、クロックツリー

オンラインには膨大な数のリアルタイムOS（RTOS）が存在します（キュレートされたリストはこちら）。残念ながら、それらの多くは現在放棄されていたり、メンテナンスされていません。 残っている活発なプロジェクトの大半は、単一のマイクロコントローラまたは狭いチップファミリをターゲットとしています。マルチプラットフォーム対応のRTOSであっても、USB、Ethernet、Wi-Fi、6LoWPAN、グラフィカルLCD、SDカード、FATファイルシステム、CANバス、RS-485といった主要機能を欠くことがよくあります。 対照的に、NuttX RTOSはこれらすべての機能を最初からバンドルしています。F

最近、Brian Baileyが主催したラウンドテーブルが、二部構成の記事Supporting CPUs + FPGAsとして結実しました。専門家たちが、FPGAとCPUを融合したシステムの進化する現実を討議し、いかに新しい設計フローがソフトウェア開発者にCPU+FPGAプラットフォームの迅速な市場投入を可能にするかを浮き彫りにしました。 はじめに 人工知能の急増、コネクテッドデバイスの爆発的増加、データセンターワークロードの加速は、すべて共通のドライバーを指し示しています：速度を求めるソフトウェア開発者の存在です。FPGAとCPU間の低レイテンシリンク、および最新FPGAの控えめな電力エンベ

10年以上にわたり、Achronixの進化を追いかけてきました。非同期FPGAファブリックのパイオニアから、現在では2 GHz同期デバイスに匹敵する性能を、遥かに幅広いアプリケーション向けに提供する最先端組み込みソリューションへと発展しました。 2013年、Achronixは高性能・高密度のスタンドアロンFPGAであるSpeedsterファミリを発表し、特殊ワークロードをターゲットとしました。3年後、Speedcoreポートフォリオが拡充され、システムオンチップ（SoC）に直接統合可能な高性能組み込みFPGA（eFPGA）であるSpeedcoreが加わりました。この統合により、プロセッサと組み

ヒアラブルと完全ワイヤレスステレオイヤホンは急速に普及しつつありますが、その真のポテンシャルはまだ十分に引き出されていません。これらのコンパクトなデバイスは、聴覚拡張、より豊かな楽しみ、日常生活の安全性向上を通じて、私たちが周囲と関わる方法を再定義する可能性を秘めています。市場はすでにワイヤレス音楽体験を受け入れており、家電からアクションカメラまで音声起動の統合が加速し、音声インターフェースの知能も進化しています。欠けているピースは、これらすべての技術を単一のユーザーフレンドリーなパッケージに標準化し、シームレスに統合することです。 ヒアラブルは普及しつつあるが、その全ポテンシャルは未開拓(出

編集部注: ワイヤレスPCB設計では、RF給電線が正しく設計されていないと最良の計画も台無しになります。本記事はEEWebからの転載で、Arira Designの信号インテグリティグループが、インピーダンス不足でWi-Fi性能を低下させていた5 GHz接地付きコプラナ導波路（GCPW）にどう対処したかを詳述します。 最近のプロジェクトで、既存の5 GHz GCPWの再設計を依頼されました。そのインピーダンスは約38 Ωと、目標の50 Ωを大きく下回っていました。初期測定で、開発後期まで気づかれやすい3つの設計上の見落としが判明しました。 はんだマスクの誘電体効果がトレースインピーダンスに与え

近年、自動音声認識（ASR）のブレークスルーにより、音声は単なる目新しさから、無数のデバイスにおける主要インターフェースへと変貌しました。『IEEE Spectrum』は2017年を「音声認識の年」と称し、ZDNetはCESで「音声が次世代の主要コンピュータインターフェースになる」と報じました。現在の音声エコシステムとそれを支える技術を概観します。 あなたのデバイスはいくつ会話できますか？ 音声起動は今や至る所にあります。iPhone 7、Galaxy S7などのフラッグシップスマートフォンには常時稼働の音声アシスタントが搭載され、スマートウォッチ、ウェアラブル、Apple AirPodsやS

これまでのキャリアで、幅広いアプリケーション向けに多数のFPGAソリューションを設計してきました。残念ながら、軌道から外れたプロジェクトを救済しなければならないケースもいくつか経験しています。それぞれのケースでアプリケーションやチームは異なっていましたが、共通するパターンが浮かび上がりました。これらの設計は、最初のHDLコードが書かれる前から失敗を招く共通の特徴を持っていたのです。 (出典: pixabay.com) この経験を踏まえ、FPGAプロジェクトの救済現場で頻繁に見られる5つの問題をまとめました。 1. 安定した要件ベースラインの確立 エンジニアは進捗を示そうとして、要件がまだ変動し

5G（第5世代モバイルネットワーク）は概念から現実へ急速に移行しています。初期導入は2020年に始まりましたが、標準はまだ進化中で、多くの仕様がフラックス状態にあります。 しかし、5Gは具体的に何を約束するのでしょうか？NGMNアライアンスは、あらゆる5G標準が満たすべきいくつかの主要性能指標を示しています： 数万ユーザー向けに数十Mbpsのデータレート 都市部向け100 Mbpsのデータレート 同一オフィスフロアの多数ワーカーへ同時1 Gbps ワイヤレスセンサー向け数十万同時接続 4G比で大幅に向上したスペクトル効率 改善されたカバレッジ 向上したシグナリング効率 大幅に削減されたレイテ