リードオンリーメモリ（ROM）はRAMと多くの設計原則を共有しますが、そのラッチ機構は単一の不可逆的な書き込みサイクル向けに設計されています。最も基本的なROMは、バイナリ情報をエンコードするために選択的に溶断できる微小ヒューズを使用します。一度ヒューズが破断するとデータを変更できず、これらの回路は本質的にワンタイムプログラマブルです。 このワンタイム書き込み能力により、これらのデバイスはプログラマブルリードオンリーメモリ（PROM）として知られます。しかし、一部のプログラマブルメモリはかなりの労力でリセット可能で、RAMとROMのハイブリッドを生み出します。これらはイレイサブルプログラマブル

コンピューティングの形成期、設計者はメカニカルリレーと真空管を超え、現代メモリアーキテクチャを形作る非メカニカルストレージソリューションを先駆けました。 最も独創的な概念の1つは遅延線でした。遅延線はパルスや波の伝播を遅延させます——峡谷に反響するエコーのように。電気インパルスを水銀などの媒質中の音響波に変換し、再び電気に戻すことで、波が循環する間データを一時的に「格納」します。 初期実装では液体水銀で満たされた長いチューブを使用。両端の電気トランスデューサが信号を音波と相互変換。バイナリデータのシリアルストリームが送信トランスデューサに電圧波形として入り、水銀を通過し、受信トランスデューサか

デジタルストレージはメカニカルなソリューションを超えて進化しました。今日の主要メモリタイプ——スタティックRAM（SRAM）、ダイナミックRAM（DRAM）、フラッシュ——は固体回路に依存し、高速、高信頼性、可動部品ゼロを実現します。 SRAM：コンパクトアレイ内のバイステーブルマルチバイブレータ SRAMの核心には、しばしばDラッチとして実装されるバイステーブルマルチバイブレータがあります。1ビットを格納し、揮発性（継続的電源必要）、ナノ秒レベルのアクセス時間を提供。DラッチのD入力でデータ書き込み、Q出力で格納値読み出し、イネーブルピンで読み書きアクセス制御。 マルチビットメモリを構築

情報を回路やデバイスに格納するとき、そのデータを確実に格納、取得、正確に位置特定する方法が必要です。 ほとんどのメモリデバイスは、一連のメールボックス、ファイルキャビネットのフォルダ、または情報が複数の場所で見つけられることを示すあらゆるメタファーで視覚化できます。 格納される情報を通常データと呼び、それを保持する場所を郵便システムに倣ってアドレスと呼びます。 一部のメモリでは、アドレスをデジタル回路のパラレルデータラインで活性化できます（詳細は後ほど）。他のメモリでは、回転ディスク上のトラックとセクタのような媒体上の物理的位置を使用します。 磁気テープは1次元アドレッシングの例です：カセット

多くの教科書がデジタルメモリの基礎を扱っていますが、本章ではレガシーおよび現代技術の両方を深く探求する独自の視点を提供します。 デジタルメモリの核心的目的は、バイナリデータ——1と0のシーケンス——を格納および取得することであり、デジタル通信がアナログ通信に対して持つ利点と類似のメリットを提供します。 デジタルストレージはアナログの万能代替ではありませんが、アナログの多くの落とし穴を軽減し、消費者および産業分野で広く採用されています。デジタルコンピューティングとのシームレスな統合が、その関連性をさらに強固にしています。 デジタルストレージの主要な利点は、堕落に対する耐性です。微小な磁性材料を磁

産業制御システムは、迅速かつ予測可能なデータ配信を要求します。原子炉の冷却弁がデジタルネットワークで制御されるとき、すべてのコマンドが厳格な時間ウィンドウ内に到着しなければなりません——そうでなければ大惨事につながる可能性があります。 決定論：タイミングの保証 ネットワーキング用語で、決定論とはノード間データ伝送の最大レイテンシが保証されることを指します。衝突検出とランダムバックオフに依存する従来のEthernetの確率的遅延とは異なり、決定論的リンクはエンドツーエンド遅延のハードな上限を提供します。 Ethernetの再試行メカニズムは理論上パケットを無期限に遅延させ得ますが、軽負荷ネット

ネットワークの物理的属性——信号タイプ、電圧レベル、コネクタピンアウト、ケーブル、トポロジ——を超えて、シンプルな2ノードポイントツーポイントリンクであっても、複数ノード間の通信を管理する明確で標準化された方法が必要です。 ノードが送信すると、配線上に信号を押し付けます——ハイ/ローDC電圧、変調ACキャリア、ファイバ内の光パルスなど。他のノードはこの信号を受動的に監視します。2つ以上のノードが同時に送信すると、出力が衝突し、データストリームが破損します。この衝突が、プロトコルと呼ばれる規律あるアービトレーションメカニズムを必須にします。 プロトコルは、ノードが共有媒体にアクセスする方法とタイ

ポイントツーポイント 2つのデジタルデバイスを直接接続すると、ポイントツーポイントトポロジとして知られる専用リンクが作成されます。配線は2つのエンドポイント間の単一ラインで表現されますが、基盤メディアはツイストペア銅線、同軸ケーブル、光ファイバ、さらには7導体BogusBusでも構いません。 バストポロジ バスネットワークは、すべてのノードが接続する共有伝送媒体を使用します。レイアウトはシンプル：単一ケーブルがネットワーク全体を貫き、各デバイスがタップで接続します。 スタートポロジ スターレイアウトでは、各ノードが中央のハブまたはスイッチにリンクします。このハブはローカルサーバとして機

はじめに 現代ネットワークはデジタルデータの伝送に光をますます依存しています。バイナリ信号を電気的電圧変動に変換する代わりに、光送信機（LEDまたは固体レーザー）が光パルスを生成し、フォトダイオードやフォトトランジスタで受信することで、シームレスな電子-光-電子変換チェーンを実現します。 なぜ光か？明確な利点 光リンクは銅線では不可能な性能レベルを提供します：誘導性と容量性負荷を排除し、電磁干渉への耐性を提供し、数百ギガビット/秒のデータレートをサポート。これらの特性により、光ファイバはバックボーンネットワーク、データセンター、新興高速アプリケーションに不可欠です。 ファイバアーキテクチャ

BogusBusシステムでは、5本の信号ワイヤーそれぞれが1つのバイナリビットを伝送：0 Vが「オフ」、24 V DCが「オン」を表す。すべてのビットが同時に到着するため、BogusBusはパラレルネットワークに分類されます。 送信側でバイナリエンコーディング、受信側でデコーディングを導入し、より少ないワイヤーでより多くの分解能を伝達しても、BogusBusのパラレル性は変わりません。 送信側にパラレル-シリアルコンバータ、受信側にシリアル-パラレルコンバータを導入すると、アーキテクチャがシリアルネットワークに変わります。 シリアル通信では、データ伝送により洗練された技術の開発が強制されます。

バスとネットワークは、相互接続されたデバイス間のシームレスな通信を可能にするように設計されています。情報の移動——データフロー——はさまざまなパターンで現れます。 シンプレックス通信では、データは一方向のみ——指定された送信側から指定された受信側へ——流れます。BogusBusシステムがこれを例示し、水タンクからリモート監視ステーションへテレメトリを送信し、戻りトラフィックはありません。 片方向伝送で十分ならシンプレックスで事足ります。しかし、ほとんどの実用アプリケーションはより柔軟な相互作用を要求します。 デュプレックス通信 デュプレックス通信では、各デバイス間でデータが双方向に流れます

タンクと監視場所の間のワイヤーは、バスまたはネットワークと呼ばれます。この2用語の区別は意味論的なものであり、技術的な差異はなく、実用上は交換可能です。経験では、「バス」は通常、コンピュータデバイスの筐体内でデジタルコンポーネントを接続するワイヤーセットを指し、「ネットワーク」は物理的により広範なものを指します。 近年、「バス」という用語は、離散計装センサを長距離で相互接続するネットワークを記述する際にも普及しています（「フィールドバス」や「プロフィバス」が2つの例）。いずれの場合も、2つ以上のデジタルデバイスを接続してデータ通信を可能にする手段を指しています。 「フィールドバス」や「プロフィ

大規模で複雑なデジタルシステムを設計する際、デバイス間の信頼性の高いデータ交換は不可欠です。デジタル信号は本質的にアナログ信号より伝送エラーに強く、より高い完全性と明確さを保証します。 これらの利点は、デジタルエンコードされた電話回線のクリスタルクリアな品質、コンパクトディスクの高忠実度、エンジニアリング分野でのデジタル通信への広範な熱意に表れています。しかし、デジタル伝送にも課題はあり、互換性のない多数のプロトコルと手法が依然として存在します。 本章では、デジタル通信の基礎を掘り下げ、その強み、限界、主要な実践的考慮事項を概説します。 貯水タンクの水位をリモート監視するシナリオを考えます。目

あらゆるデータ収集システムにおいて、最も重要なADCパラメータはその分解能です——生成可能なバイナリ状態の数。ADCが連続的に変化するアナログ入力を有限のデジタルコードセットに変換するため、存在し得る離散レベルの数を知ることが不可欠です。 例えば、10ビットADCは210 = 1024の異なる値を表現できます。全0%〜100%範囲で、コンバータはバイナリシーケンス0000000000から1111111111を出力します。 ビット数を11に倍増すると211 = 2048レベルになり、測定範囲の各ステップサイズが実質的に半分になります。 分解能が最も重要になるのは、測定スパンが必要精度に対して大き

デルタシグマ（ΔΣ）アナログ-デジタルコンバータ（ADC）は、連続電圧信号を高分解能デジタルデータに変換する洗練されたデバイス群です。数学と物理学では、ギリシャ大文字Δは差分または変化を、Σは総和を表します。ΔΣアーキテクチャは、積分器出力とゼロボルトの差分を継続的に測定し、結果として得られるバイナリサンプルを総和することで元のアナログ値を復元することで、この関係を利用します。 ΔΣコンバータの核心は、アナログ入力電圧を受け取る積分器です。入力が変化すると、積分器出力が線形にランプし、入力大きさに比例した傾きの電圧を生成します。高速コンパレータがこのランプがグラウンドより上か下かを測定し、「ハ

フラッシュADCが速度で優れる一方で、その大量の部品数は多くの設計で障害となります。複雑さを減らす一般的な戦略は、フラッシュADCのDACベースランプをアナログ積分器と精密デジタルカウンタに置き換えることで、シングルスロープまたは積分型ADCと呼ばれるものを実現します。 このアーキテクチャでは、オペアンプ積分器が連続的なノコギリ波形を生成します。アナログ入力をこのランプと高速コンパレータで比較します。コンパレータ出力がトグルする瞬間、積分器電圧が入力と一致したことを示し、経過時間が水晶発振器クロックで駆動されるカウンタによって取得されます。 以下にコアブロック図を示します：   &

カウンタ-DACベースのコンバータの3つ目のバリエーションは、私の見解では最もエレガントです。従来の「アップ」カウンタでDACを駆動する代わりに、この設計ではアップ/ダウンカウンタを使用します。 カウンタは連続して動作し、アップ/ダウン制御線はコンパレータの出力によって駆動されます。アナログ入力がDAC出力を超えると、カウンタはアップカウントモードに切り替わります。逆にDAC出力が高い場合はダウンカウントします。いずれの場合も、DAC出力がリアルタイムで入力信号を追従します。 カウンタがリセットされないため、バイナリ出力は毎クロックパルスで更新され、サイクル終了時にカウントをラッチす

デジタルランプADCの限界を克服する有効な解決策が逐次比較型ADCです。核心的な革新は、逐次比較レジスタ（SAR）と呼ばれる特殊なカウンタにあります。 ゼロからフルスケールまでバイナリシーケンスをインクリメントする代わりに、SARは最上位ビット（MSB）から最下位ビット（LSB）へ向かって各ビットを設定します。この過程でコンパレータ出力を継続監視し、DAC出力がアナログ入力にできるだけ速く収束するよう各ビットを調整します。 これは、10進数から2進数への変換に似た試行錯誤的アプローチと考えられます：MSBからLSBへ各ビット値をテストし、結果のバイナリ数が入力と一致するまで続けます。SARが大

階段状ランプまたは単にカウンタ ADCと呼ばれるデジタルランプコンバータは、概念的にシンプルですが固有の性能制約があります。 核心アイデアは、フリーランニングバイナリカウンタをデジタル-アナログコンバータ（DAC）に入力し、DACのアナログ出力をデジタル化したい信号と比較することです。コンパレータの出力がカウンタの停止とリセットを制御し、入力電圧に一致するデジタル値を効果的に「ロックイン」します。 クロックパルスごとにカウンタがインクリメントし、DAC電圧が離散ステップで上昇します。コンパレータはDAC出力がアナログ入力を超えたかを継続的に監視します。 入力電圧がDAC出力より高い間、コンパ

パラレル A/Dコンバータとしても知られるフラッシュADCは、最もシンプルなADCアーキテクチャです。一連のコンパレータで構成され、各コンパレータがアナログ入力を個別の基準電圧と比較します。コンパレータ出力は優先エンコーダに送られ、バイナリ出力を生成します。以下は3ビットフラッシュADCの図です：     基準電圧（Vref）は精密電圧レギュレータで供給されます（回路図では明確化のため省略）。入力電圧が順次基準レベルを超えると、コンパレータが順にハイ状態で飽和します。優先エンコーダは、最上位のアクティブなコンパレータに対応するバイナリ数を出力し、下位信号を無視します。 &