R/2RラダーDACは、従来のバイナリ重み付け（R/2ⁿR）コンバータに代わる人気の選択肢で、性能を犠牲にすることなく、よりシンプルな抵抗セットアップを提供します。 R/2RとR/2ⁿR DACの比較 従来のバイナリ重み付け設計では、ビットごとにユニークな抵抗値が必要です。8ビットコンバータではしばしば8種類の異なる抵抗が必要になります。この多様性はBOMの複雑さと実装の手間を増やします。 同一抵抗を直列にグループ化して必要な値を模倣することもできますが、これは複雑さを種類から数量に移すだけで、回路をかさばらせ、管理を難しくします。 R/2RラダーDACとは？ Rと2Rの2種類の抵抗のみを

R/2nR DAC回路とは？ R/2nR DACは、バイナリ重み付け入力DACとも呼ばれ、反転加算オペアンプの特殊な形態です。バイナリ入力電圧のセットを、そのバイナリ数に比例した大きさの単一アナログ電圧に変換します。 標準的な反転加算オペアンプでは、すべての入力抵抗が等しいため各入力が出力に等しく寄与します。R/2nR設計では、2の累乗系列（R, 2R, 4R, …）に従う抵抗を意図的に割り当て、各ビットに前のビットの半分の影響度を与えます。 この重み付けはバイナリ桁の位取り値と一致し、デジタル入力を忠実に線形的に表現するアナログ電圧を生成できます。 説明例 入力抵抗をR, 2R, 4Rに設

センサデバイス自体がデジタル（スイッチ、リレー、エンコーダなど）であれば、その信号がバイナリのオン/オフであるため、ゲートロジックとのインターフェースは簡単です。 しかし、アナログデバイスが関わるとインターフェースはかなり複雑になります。このギャップを埋めるため、電子部品は連続的なアナログ信号を離散的なデジタル値に、またその逆にも変換する必要があります。アナログ-デジタルコンバータ（ADC）が前者を、デジタル-アナログコンバータ（DAC）が後者を担当します。 ADCでは、アナログ電気信号（通常は電圧または電流）がサンプリングされ、量子化されて、デジタルシステムで処理可能なバイナリ数値になります

リングカウンタは、最後の段の出力が最初の段にフィードバックされる特殊なシフトレジスタです。クロックパルスを印加すると、データパターンが無限に循環します。 例えば、4段のリングカウンタではパターンが4クロックパルスごとに繰り返されますが、レジスタにはまずデータワードをロードする必要があります。単一の「1」（例：1000）をロードするのが最も一般的で、視覚化しやすいパターンを提供します。 1000をロードした後、各段の波形は1クロックサイクルの遅延を除いて同一です： この構成は4分周カウンタとして機能し、クロック入力と任意の出力を比較すると4:1の周波数比が見られます。 任意の分周係数への対

パラレル入力・パラレル出力シフトレジスタは、データをパラレルで受け取り、シフトし、シフト後の結果を出力します。以下にその概念を示します。 ユニバーサルシフトレジスタはこの機能を拡張し、パラレルロード、シリアルシフト、方向制御、ホールドモードなどの追加制御オプションをサポートします。     上図では、4ビットのデータがパラレル入力DA DB DC DDに印加されます。モード制御信号によって、データがパラレルロードされるか、クロックパルスごとに1ビットずつシフトされるかが決まります。 多くのデバイスでは、同じ制御線でシフト方向を選択できます。各クロック遷移でデータが1ビット

シリアル入力・パラレル出力（SIPO）シフトレジスタは、シリアル入力・シリアル出力のものと同じデータシフトコアを共有していますが、内部の各段を個別の出力ピンとして公開しています。これにより、単一のシリアルデータラインを複数のパラレル出力に変換する理想的なソリューションとなります。 動作原理 4ビットのデータがデバイスにシリアルで入力されると、1ビットあたり1クロックパルスでデータが順次段を通過します。4回目のパルス後、4ビットが出力Q_AからQ_Dに同時に現れます： このシンプルなメカニズムは、各段にタップポイントを持つシリアル入力・シリアル出力レジスタとして視覚化されることがよくあります

パラレル-シリアル（PISO）シフトレジスタは、シリアル入力/シリアル出力（SISO）デバイスの機能を拡張し、すべての段がデータを同時にロードできるようにします。この機能は、各ビットが独立した配線上にあるパラレルデータを、効率的な通信のためのシリアルストリームに変換する上で不可欠です。 PISOレジスタはデータのワードを格納し、それを1クロックサイクルごとに1ビットずつシフトアウトします。総遅延時間は、段数にクロック周期を乗じた値に等しくなります。データをシフト開始前にパラレルでロードできるため、このレジスタは高速データ取得と通信インターフェースに最適です。 以下に、3段PISOシフトレジスタ

データをシリアルに受信しシリアルに出力するシフトレジスタは、デジタルロジック設計の要石です。各段で1クロック周期ずつビットを遅延させ、精密なデータバッファリング、シリアル通信、クロックドメインクロッシングを可能にします。 各段は1ビットを格納するため、単段レジスタは1ビット保持。複数段をカスケードするとレジスタ長が増加—標準品で最大64ビット、複数デバイス直列接続でさらに延長可能。 以下は、システムクロックとまだ同期していないデータで駆動される単段シフトレジスタ。Dフリップフロップ（D-FF）のデータ線（ピンD)はクロックエッジまで値を保持し、その後その値が出力ピンQに現れます。  

シフトレジスタはシーケンシャルロジック回路の要石であり、カウンタに似ていますが、カウントではなくデータフローに焦点を当てます。 組み合わせロジックが現在入力のみに反応するのに対し、シーケンシャルロジックは過去のイベントを記憶します。このメモリ能力により、シフトレジスタはデジタル信号や波形の精密で離散的な遅延を生成できます。 波形がクロック（規則的な方形波）と同期しているとき、シフトレジスタは「n」クロックサイクルでデータを遅延させます。ここで「n」はレジスタの段数です。例えば、4段レジスタは入力データを4クロック遅延させてから出力に現します。 各段は典型的にD型またはJK型フリップフロップとし

これまで、出力が現在の入力のみに依存する組み合わせロジックに焦点を当ててきました。多くの実世界アプリケーションでは、回路が過去の入力を記憶し、それに応じて出力を調整する必要があります。このような回路を順序回路と呼びます。 この記事では、実用的な例を用いて順序回路設計のエンドツーエンドプロセスを説明します：ユーザーがボタンを押すたびに、単一クロックサイクルのHIGHパルスを生成するデジタルクイズゲーム。 ステップ1 – 要件定義 望ましい振る舞いを平易な言葉で記述から始めます： ボタンが押されたとき、1クロックサイクルのHIGHパルスを出力し、ボタンが離されて再度押されるまでそれ以上の押下を無視

未完了

同期カウンタとは？ 同期カウンタは、すべての出力ビットが同時に状態変化する点で、非同期（リップル）カウンタと異なります。すべてのフリップフロップのクロック入力を同じクロックパルスに結ぶことで、リップルカウンタの特徴であるリップル遅延を回避します。 J-Kフリップフロップ使用時、クロック入力を配線して各デバイスが全く同じクロックエッジを同時に受け取るようにします： 課題はJとK入力の設定です。2進カウントを生む2分の1周波数分割を維持するには、各フリップフロップが適切な瞬間にトグルモード（J=K=1）で動作しなければなりません。単純にすべてのJとK入力をVccに結ぶと、毎クロックパルスで全フリ

以前、トグルモードに設定した単一J-Kフリップフロップで、2ビット2進シーケンスを後退カウント（11 → 10 → 01 → 00）することを調べました。前進カウントするカウンタを構築するには、前進カウントパターンを分析し、複数フリップフロップの相互接続方法を決定する必要があります。 2進カウンタは2倍周波数分割に依存します。トグルモードのJ-Kフリップフロップがこのタスクに最適です。複数フリップフロップをカスケード接続することで、4ビット2進出力を生成できます。鍵は、前ビットが1から0に変化する瞬間に各フリップフロップがトグルするようクロック入力を配線することです。 以下は4ビットアップカウ

0000から1111までの4ビット2進カウントシーケンスを調べると、各ビットが0と1の間で振動する明確なパターンが現れます。 最下位ビット（LSB）は毎カウントステップでトグルし、各上位ビットは前ビットの半分の周波数で反転します。したがって、最上位ビット（MSB）は、7（0111）から8（1000）への遷移で一度だけ変化します。 このシーケンスを生成するデジタルカウンタの設計は簡単です：入力方形波パルスの周波数を半分にする分周回路のチェーンを配置します。J-Kフリップフロップは、JとK入力が両方ハイ（1）でクロックパルスが来ると出力をトグルできるため、この役割に理想的です。 典型的実装で

すでにモノステーブルマルチバイブレータを実践で遭遇しています：クロックエッジ時にラッチを瞬間的にパワーアップするフリップフロップ内のパルス検出器です。 パルス検出器は、安定出力状態が1つしかないためモノステーブルマルチバイブレータに分類されます。この状態では、外部介入なしで出力を無期限に保持します。 対照的に、ラッチやフリップフロップのようなバイステーブルデバイスは、「セット」または「リセット」状態を任意の長さで保持できます。一度セットまたはリセットされると、外部信号が変化を強制するまでその状態に留まります。 モノステーブルデバイスは、特定の1状態のみを無期限に維持できます。もう一方の状態は、

デジタル設計において、フリップフロップの主要データ入力（D、SR、JK）は同期と呼ばれます。なぜなら、それらの出力（QとΔQ）への影響がクロックエッジでのみ現れるからです。 対照的に、非同期と呼ばれる追加入力—プリセット（PRE）とクリア（CLR）—は、クロックや同期入力に関わらず、フリップフロップを既知状態に強制できます。 プリセット入力がアサートされると、フリップフロップは即座にセット（Q=1, ΔQ=0）し、クロックと他のデータ入力をバイパスします。逆にクリアをアサートするとリセット（Q=0, ΔQ=1）します。両動作は瞬時に発生し、回路の初期化やリカバリを迅速に行う手段を提供します。

J-Kフリップフロップは、古典的S-Rラッチの無効状態を解決した洗練されたバイステーブルマルチバイブレータです。セット（S）とリセット（R）入力にフィードバックを統合することで、すべての入力組み合わせに対して有効な出力を保証します。 以下の図では、従来の2入力ANDゲートが3入力ANDゲートにアップグレードされていることに注目してください。第3入力はQと¬Q出力からフィードバックされ、JとK信号が同時にアクティブになることを防ぎます。     JとK入力 かつてSとRと呼ばれた入力は、現在JとKとラベル付けされます。3入力ANDゲートは、Qと¬Qからのフィードバックを用い

以前のセクションで、イネーブル（E）信号がアクティブな間のみデータ入力に応答するS-RおよびDラッチを調べました。多くのデジタル設計では、イネーブルラインがハイである全期間ではなく、非常に短い間隔のみラッチの応答性を制限することが有利です。 エッジトリガリングは、イネーブル信号が一方のレベルから他方へ遷移する瞬間のみデータ入力がラッチに影響することを可能にします。この短いウィンドウは、イネーブルラインが状態を変えるたびに短いパルスを生成するパルス検出器によって生成されます。 以下に、従来のDラッチとエッジトリガードDラッチのタイミング図を比較します：      

ゲート付きS-Rラッチでは、イネーブルピンによりSやR信号に関わらずQとQ̅出力をラッチ状態に保持できます。それら入力の1つを取り除くことで、違法状態を排除したマルチバイブレータラッチが得られます。 このような回路をDラッチと呼び、その内部ロジックは以下：     ここでは、元のR入力が元S入力の逆になり、SラインがDと呼ばれるようになります。イネーブル（E）がローのとき、ラッチはDの変化を無視して最後の値を保持。Eがハイなら、出力QがDを直接追従します。 R入力が排除されるため、Dラッチは決して無効状態に入らず、QとQ̅は常に相補的です。 上図が分かりにくい場合、次の図

デジタルロジック設計において、ゲート付きSRラッチは、専用のイネーブル入力が許可したときのみ状態を更新する多機能メモリ要素です。この機能は、意図しない状態変化を防ぎ、複雑な回路に追加の制御層を加えるのに貴重です。 イネーブルピン（しばしばEまたはENとラベル付け）はマスタースイッチとして機能します。ロー（0）のとき、内部ANDゲートがSやR信号に関わらず出力をゼロに強制します。結果として、ラッチは前状態を保持し、イネーブルがアサートされるまで出力を効果的に「ロック」します。 ゲート付きSRラッチ真理値表 E = 1 のときのみ、ラッチはSとR入力に応答し、標準SRラッチと全く同じように振る舞