エンジニアリングのミスは避けられません。それらがPCB設計能力の低さや卓越性の欠如を意味すると考えるのは早計です。実際、エンジニアが犯しがちなミスの多くは、システム効率、信号品質、低消費電力、コスト削減への「過度な配慮（善意）」から生じています。この「善意」の正体を知り、適切に回避することは、プロジェクトの円滑な進行に大いに役立ちます。 システム効率 ミス1：CPUを安易に変更する 基本クロック100MHzのCPUで処理能力が70%しか出ていないのを見て、200MHz品への換装を検討するケースです。実際、システム処理能力には多くの要素が絡み、通信分野ではメモリアクセスがボトルネックになりがち

情報技術の絶え間ない発展に伴い、電子製品は機能、種類、構造の面からますます複雑化しており、PCB設計は多層化と高密度化の方向へ進んでいます。その結果、PCB設計のEMC（電磁両立性）により多くの注意を払う必要があります。PCBのEMC設計は、基板上のすべての回路が正常かつ安定して動作し、相互干渉しないことを保証するだけでなく、PCBの放射妨害と伝導妨害を効果的に低減し、外部の放射と伝導による干渉から回路を守ります。干渉はEMCの最大の敵ですが、エンジニアの皆さん、この記事を読めばもう心配する必要はありません。 PCB干渉の分類 PCB干渉は大きく3つのカテゴリに分類できます： レイアウト干

高速信号は通信業界において避けて通れないホットトピックです。伝送情報量と伝送速度の増大に伴い、高速信号の重要性はますます高まっています。高速PCBは高速信号の搭載基板であり、その材料選定、製造技術、配線設計がすべて高速信号の品質に影響を与えます。非機能パッド（NFP）は高速PCB製造における技術的手法の一つであり、挿入損失は信号品質を示す最も重要なパラメータの一つです。NFPを除去するか保持するかは、エンジニアと製造業者の間で避けられない議論の的となっています。本記事では、製造工程の観点からNFPが高速信号の挿入損失に与える影響を実験的に分析し、未使用パッドを除去すべきか保持すべきかの答えを導

絶縁の概要 一般的な380V AC配電システムにおいて、制御電源は通常DC電源システムから供給されます。発電所における重要な待機電源および制御電源としてのDCシステムにおいて、最も一般的かつ危険な欠陥はDC接地不良です。本記事では、頻発する絶縁不良事例を基に、DC制御電源の絶縁低下を引き起こす一連の原因を分析します。 欠陥の探索と原因分析 回路の概要 本稿で言及する二次回路は主に380V ACシステムに準拠しています。開閉装置の二次回路では、制御電源は漏電保護装置の漏電保護補助電源端子と電流変圧器部分を通じてAC制御電源から供給されます。以下で言及する端子5と7は、漏電DC電源の入力端子にお

スマートフォンPCB要求仕様 現在、スマートフォンは必須電子製品となり、日常通信・活動の3分の1以上がスマートフォン経由で完結し、その価値は毎年急上昇しています。2020年までに従来型携帯電話（フィーチャーフォン）が23.5%減少する一方、全レベルのスマートフォン（低価格・低機能、ミッドレンジ、ハイエンド）は8.0%成長トレンドを維持すると予測されています。 音声通話・メール等基本機能に加え、現代スマートフォンはPC同等機能（Webブラウジング、オンラインコミュニケーション・サービス、ソーシャルメディア等）を備える必要があります。最新OSによりユーザーは特定機能ウィンドウやマルチメディア自作

相対遅延が信号に与える影響 差動信号線で伝送される信号は、差動モード成分とコモンモード成分を含みます。 差動信号量は2信号の差：V_diff = V₁ - V₂。コモンモード信号量は2信号和の半分：V_cm = (V₁ + V₂)/2。したがって単一線電圧変化は差動モードとコモンモード双方に同時影響。グラフソフトで数学関数図を描画し、それぞれへの影響を研究。研究便宜上、信号を台形波形（立ち上がり・立ち下がり時間同一）でシミュレートして分析。 差動信号への影響 図1に差動線ペアの正相端子信号、負相端子信号、差動信号を表示（実線：差動信号波形）。 正相端子から負相端子へ位相シフトが発生する

減衰特性と基板材料選定 高性能コンピュータ相互接続ネットワークの伝送レートは、高速シリアル伝送適用により、第1世代SDR（2.5Gb/s）、DDR（5Gb/s）、QDR（10Gb/s）から第4世代FDR（Fourteen Data Rate、14Gb/s）へ発展しました。インターコネクト・スイッチボード・インターフェースカード等、インターネット形成に不可欠なPCB設計がFDR高速・高周波領域に突入しています。FDR信号立ち上がり時間が10psオーダーまで劇的に短縮されたため、減衰、クロストーク、反射、電磁干渉など信号品質問題が、機能実現と信頼性動作の可否を決める鍵となっています。 FDRイン

フライバック電源の基本理論 近年、高集積チップの発展に伴い、スイッチング電源技術は小型化、高周波化、高効率化の方向へ進んでいます。高集積制御チップにより必要周辺部品が簡素化され、設計ソフトウェアを用いて比較的容易にスイッチング電源設計が可能になりました。しかし、高集積化は設計自由度の低下、チップ入手性低下、低価格化をもたらします。各メーカーの設計ソフトウェアは特定チップのみシミュレーション可能です。実用上、製品要求に適合し優れた動作条件を持つスイッチング電源を設計することが重要です。RFID用電源モジュール要求に基づき、220VACから0.5VDC、寸法88mm×70mmのスイッチング電源を設

ブラインド/埋め込みビアの主要パラメータと性能指標 大規模・超大規模集積回路のシステム応用増加に伴い、チップ集積度拡大、小型化、ピン数増加、高速化により、回路基板は多層化・複雑化の傾向を示しています。ほとんどの高速多層PCBはスルーホールビアで層間接続を実現しますが、表層から裏層まで貫通しない電気接続では、冗長なスルーホールビアスタブが生じ、PCB伝送品質を著しく悪化させます。したがって、高性能・高要求な高速デジタルシステムでは、冗長スタブの影響を無視できません。コストと性能のバランスを図る試みとして、ブラインド/埋め込みビア設計が登場し、冗長スタブ効果を効果的に回避してシステム伝送品質を向上

電磁適合性における電源・グランド干渉の分析 電子製品の進化は電子技術の進歩と密接に関わっています。高速化する電子技術に伴い、電子製品は小型・高密度化が進み、PCB電磁適合性（EMC）設計に多大な干渉をもたらしています。其中、電源とグランドは最も本質的な部分です。したがって、電子製品の発展と電磁設計干渉に直面して、EMC干渉の確実性に基づきEMC設計を最適化すべきです。 電源・グランド干渉の主な側面 電子部品の応用は電子製品利用の利便性を高める一方、内部設計への要求を高めます。電子製品技術アップグレード速度がEMC設計に追いつかない場合、最適化が必要です。DSPチップやCPUなどロジックチッ

反射の原理と影響 反射の原理 反射の直接原因は、伝送線路インピーダンスの不整合により、信号エネルギーが端末で完全吸収されないことです。反射問題は単一ネットワークの信号品質を反映し、単一ネットワークの信号経路と帰還経路の物理的特性に関わります。通常、PCB配線の物理的特性が伝送線路に大きく影響し、主に配線材質、幅、厚み、他配線/プレーンとの距離、隣接材料の誘電率が含まれます。信号が単一ネットワークを伝播する際、接続線の過渡インピーダンス変化が生じます。信号が感じるインピーダンスが一定なら無歪み伝送され、変化すれば歪みと反射が発生します。反射信号は発信端へ戻り、再反射を繰り返しながらエネルギー減

デジタル信号とアナログ信号のグラウンディング PCB設計では、デジタル信号エリアとアナログ信号エリアを厳密に区別できないケースが多々あります。例えば、電源セクションのように共通セクションがどちらに属するか判断困難な場合です。一般的な対策は、デジタル回路とアナログ回路を別エリアに配置することですが、厳密に区別できないセクション（電源など）をどう設計すべきかが課題です。 アナログ/デジタル信号を区別する本質は、当該チップの性質（アナログチップかデジタルチップか）にあります。電源セクションがアナログ回路に給電すればアナログセクション、デジタルチップに給電すればデジタルセクションに属します。両方に同

不良分析 ブラインドビア銅充填メッキにおける空洞（エンプティケイブ）発生には多くの要因があり、各要因を特性と形成メカニズムの観点から分析して最適化を図る必要があります。 ブラインドビア内の気泡 気泡の発生源は、外部からの混入と自発的反応の2つです。一般に、銅充填メッキ前にフラッシュメッキを行い、ビア導電性を高めて保管しやすくします。しかし長時間大気暴露するとビア酸化が深刻になるため、滞留時間は短くすべきです。不適切な前処理は、ビア内気泡と酸化皮膜の未除去を招き、空洞発生率を大幅に高めます（図2）。 気泡発生のもう一つの原因は、銅メッキ槽での陽極反応です。不溶性陽極を用いると、陽極で H₂

EMIメカニズムと対策 新世代の電子技術によりコンポーネントのエッジ速度が高速化し、回路動作速度の向上に伴いPCB設計への要求が厳しくなっています。PCB設計の品質は、コンポーネントや回路全体の動作性能を決定づけます。特にコスト、基板面積、総合的な機能を考慮すると、EMI（電磁干渉）の発生源は多岐にわたり、そのメカニズムも複雑です。 EMIの主要構成要素は、電磁干渉源、伝播経路、被干渉対象です。EMIを引き起こす要素を特定し、PCB設計工程で解決しやすい要素と部分的にしか解決できない要素を区別して、レイアウト、配線、グラウンディングに反映させる必要があります。 レイアウト PCBレイアウト

インピーダンス分析 PCB設計の複雑化に伴い、安定かつ信頼性の高い電源供給が高速PCB設計の重要な研究テーマとなっています。スイッチング素子の増加とVcoreの低電圧化が進む中、電源変動がシステムに致命的な影響を与えるため、電源システムの安定性維持が高速PCB設計の鍵となっています。 しかし、電源システムにインピーダンスが存在するため、負荷過渡電流により大きな電圧降下が発生し、システムが不安定になります。全てのコンポーネントに正常な電源を供給し続けるには、電源システムのインピーダンスを制御、すなわち可能な限り低減する必要があります。 デカップリングコンデンサの適用は、電源システムのインピー

回路モジュールのSMTはんだ付け信頼性に関する研究 電子製品の小型化傾向により製品構造が複雑化し、マルチチップモジュール（MCM）が普及しています。コアモジュールの登場はSMTに新たな課題をもたらしました。基板の大面積化と熱理論の影響により、新製品の実装において虚偽はんだ（コールドジョイント）や連続錫析出といった問題が発生しています。 虚偽はんだの定義と主な原因 虚偽はんだとは、被溶接面に錫層が完全に濡れず、部品電極面とパッドの間に金属合金層が形成されない状態です。外力で部品が緩み接触不良となり、はんだ高さが「最小はんだ高さ＋はんだ付け可能高さ」の25%未満になることを指します。 主な原因と

概要 PCBソルダーマスク製造工程において、シルクスクリーン印刷による両面連続液状ソルダーマスク印刷が広く採用されています。しかし、PCBの設計（板厚、パターン分布、ビア径、ビア分布など）によって大きな差異が生じるため、シルクスクリーン印刷用ネイルベッドの製作は極めて困難です。ネイルベッド上の銅釘の配置が不合理だと、ソルダーマスクの厚み均一性が損なわれ、外観の色ムラ、イメージング不良、はんだブリッジや耐断線性不良を招き、リワークやスクラップの原因となります。したがって、ソルダーマスク シルクスクリーン印刷工程におけるネイル溶接に関する詳細な作業指示を策定し、ネイルベッドの品質を確保する必要があ

電子技術の急速な発展は電子部品高密度化を促進し、PCB設計者に耐干渉能力を要求しています。PCB設計プロセスでは、PCB設計一般原則と耐干渉要件に準拠する必要があります。PCB設計の耐干渉能力は電子製品の有効性と安定性に直結し、設計の重要ポイントと見なされます。設計手順で耐干渉要件を十分考慮すれば、事後対策が不要になり時間も節約できます。 PCBにおける干渉発生源 PCB干渉発生源は以下の要素からなります： 干渉源：リレー、サイリスタ、電動機、高周波クロック等、干渉を生成する部品・デバイス・信号 感度部品：A/D(D/A)コンバータ、単チップマイコン(SCM)、デジタルIC等、干渉を受けや

クロストーク理論 電磁理論に基づき、クロストークとは2信号線間の電磁デカップリングを指します。信号線間の相互容量と相互インピーダンスによって生じる一種のノイズです。 図1において、2本平行線のうち1本は一端に信号源(Vₛ)と内部インピーダンス(ZₒG)、他端に負荷インピーダンス(ZₗG)を持ち、グランドを通じて閉ループ形成。もう1本は抵抗(ZₒR、ZₗR)のみを持ち、グランドへの単一配線構造。この図では、信号源側配線をエミッション線（干渉線）、もう1本をレシービング線（被干渉線）と呼びます。 駆動信号(1)がエミッション線を通過時、エミッション線とレシービング線間寄生容量により逆方向干渉信

インピーダンス制御技術は、高速デジタル回路設計において極めて重要で、高速PCBの優れた性能を確保するために効果的な手法を採用する必要があります。 PCB上の高速回路伝送線のインピーダンス計算と制御 伝送線の等価モデル 図1はPCB上伝送線の等価効果を示し、タンデムおよび複数のコンデンサ、抵抗、インダクタ（RLGCモデル）を含む構造です。 タンデム抵抗の典型値は0.25〜0.55Ω/ft、複数抵抗値は通常かなり高い値を維持。PCB伝送線に寄生抵抗・容量・インダクタンスが加わると、伝送線全体のインピーダンスを特性インピーダンス（Z₀）と呼びます。線径大、電源/グランド近接、誘電率高の条件で特